新BEOL /摩尔突破?

芯片制造商正在推进在先进的晶体管扩展节点,但它变得更加困难。这个行业正在努力保持相同的接触和互联的时间表,这代表了一个更大的部分的成本和不必要的阻力在芯片最先进的节点。

尖端芯片晶体管,包括三个部位接触和互联。的晶体管位于底部的结构和作为开关。的互联位于顶部的晶体管,包括小铜线计划传输电信号从一个晶体管到另一个。那些在每个节点互联越来越紧凑,导致不必要的阻容(RC)延迟芯片。

更加复杂的问题是一个相对论的新层称为middle-of-line(摩尔)。摩尔连接单独的晶体管和互连件使用一系列的联系结构。

图1:图像芯片的前端和后端:来源:维基百科

接触和互联中扮演着重要的角色在晶体管和电路性能。“如下比例继续10 nm和接触和互连电阻飞涨,成为设备性能的关键限制因素,”杨说,全球产品集团的首席技术官林的研究。”与此同时,可靠性要求,如电迁移、正变得更具挑战性。”

制造工厂的互联是困难的,虽然摩尔联系迅速成为一个更大的挑战在设备扩展。例如,GlobalFoundries最近进行了一项审查7海里finFET新技术。“如果我看列表中,有30个元素,我们正在努力提高性能,”加里·巴顿说,首席技术官GlobalFoundries。“我想说绝大多数的这些都是在middle-of-line RCs的抗性和功放。所以有很多的优化middle-of-line。”

直到最近这个行业在这方面没有什么进展,但新的解决方案开始出现。例如,摩尔接触可能迁移从传统的钨钴材料,减少了线路电阻的芯片。

长期来看,该行业正在取代铜金属化方案先进逻辑互联。正成为一个替代材料,钴,至少对一些层。最后,芯片制造商希望插入极端紫外线(EUV)在7海里和/或5纳米光刻技术,这将有助于简化接触和互连过程流。

显然,铸造客户需要密切关注这些发展。IC设计师有能力设计芯片周围广泛的布线方案和互连堆栈一样,虽然有可能更限制在每个节点。EUV、钴和其它技术不会解决所有问题,但他们的步骤在正确的方向上。

什么是摩尔/ BEOL吗?
芯片制造商是航运16 nm / 14 nm finFET过程,与10 nm和7海里增加或指日可待。finFETs,电流的控制是通过实现一个门上的每个鳍的三面。

并不是所有将搬到16 nm / 14 nm,然而。对许多人来说,它太贵了。而不是推到下一个节点,他们计划坚持在28 nm及以上平面流程。

同时,其他人会选择去垂直而不是蛮力扩展。“有兴趣越来越浓厚2.5 d和通过在矽(TSV)技术部门副主任刘池玉兰简说联华电子的先进技术开发模块划分。

公司搬到16 nm / 14 nm,除了会遇到一些新的和昂贵的过程步骤front-end-of-the-line (FEOL),摩尔和backend-of-the-line (BEOL)。晶体管在FEOL工厂生产。接触和互联的BEOL工厂。

例如,在摩尔/ BEOL有新的光刻技术、腐蚀和gap-fill步骤,刘说。“在10 nm / 7海里,自对准四模式(SAQP)或EUV将申请进一步维缩放BEOL。”

摩尔和BEOL有自己的挑战。“backend-of-the-line不是变得更容易,”大卫说油炸,首席技术官Coventor。“这并不具有相同的拓扑middle-of-line挑战,但是你需要一遍又一遍地重复这个过程。现在middle-of-line互连是战场。它具有空间约束的前端和后端。自由设计,前端或后端都没有,所以有更多的形状和结构比其他任何管理。”

摩尔的挑战
在一个简单的流程,芯片制造商首先开发了finFET晶体管鳍和门。源和排水形成鳍的两端。

从这里芯片制造商有不同的流动。在某些情况下,摩尔过程开始后finFET的形成。芯片制造商可能将摩尔分成两层,上下。其他人可能有一层,这取决于设计。一个两层的方案,由两层小接触,基本上是三维结构与一个小缺口。用沉积过程,接触内充满了钨的差距,这是导电的。

图2:互连,接触和晶体管在不同的节点。来源:应用材料。

低摩尔层中的一个接口material-nickel silicide-is沉积在来源、排水和门。然后联系这些结构上形成。联系人是基于titanium-titanium nitride-tungsten方案。第一层或层有时被称为contact-to-active海沟硅化物。

“第一次接触接触结。这就是低阻的肖特基势垒和硅化物存在,“说Keyvan Kashefi,全球产品经理应用材料。“第一层,我们仍然需要的Ti TiSi形成,我们需要锡为防止氧化限制层Ti。”

最重要的是第二层,你接触底层。为此,下一步是进行接触称为钨塞在第二层。为此,氮化硅/氧化层沉积在完成finFET结构。然后联系孔层使用193纳米光刻和图案多个模式。

洞然后蚀刻和钨。钨插头是夹在一个衬垫材料(钛)和阻挡层(氮化钛)。

但在每个节点,这种接触变得更小。在16 nm / 14 nm,临界尺寸(CD)的接触是大约25 nm。在10纳米,CDs的接触将范围从10到15 nm。

所以钨导体材料的体积减少在每个节点,这意味着信号必须通过一个小数量的导电金属流。反过来,这导致一个大problem-contact阻力。

想要解决这个问题,应用材料最近设计了一个新的plasma-enhanced化学气相沉积(PECVD) "的过程。这使得有机钨膜,能够取代厚阻挡层。

实际上,新电影减少了整体衬厚度/障碍。这有助于增加塞钨的体积,从而降低接触电阻。“钨衬,我们介绍了在上层的接触。它不是用于连接或联系硅化物,”Kashefi说。“我们成功能够证明上的接触水平。如果你能减少衬垫的厚度和障碍,并取代导电金属,可以看到显著减少接触电阻与插头的阻力。”

而有机钨电影地址上层,还有低摩尔的问题接触层的阻力。“现在的问题是,我们能做些什么在结区?,一个是成为瓶颈,”Kashefi说。

为了解决这个问题,联系可能会从钨迁移到钴材料在7海里左右。“为联系人,我们搬到一个钴填充过程中,”他说。“钴硅化填补目前接触的海沟和可能塞。”

图3:FinFET 16/14nm, 10 nm, 7海里。来源:应用材料

钴有几个优点。它不需要成核层,它提供了更多的空间,大部分金属。使用和钴使高纵横比特性和紧密的无缝填充。

与此同时,在最近IEDM会议,团队GlobalFoundries, IBM和三星发表了一篇论文,提供了一些线索,摩尔和BEOL的未来的发展方向。IEDM纸本身描述7海里finFET技术的发展与联系保利44 nm / 48海里和金属化距距36海里。

使用SAQP鳍被认出来。相比之下,EUV使用模式与单一曝光摩尔联系。EUV简化了摩尔流相比,传统的多模式方案,根据纸。

公司还设计了一个新颖的金属化层叫做“M0”摩尔方案。“M0互连已经介绍给更多的自由对于摩尔联系设计和缓解拥堵BEOL路由,”根据。

除此之外,摩尔接触充满了钴,此举降低了线路电阻超过50%,报纸上说。

然而,这个计划将面临一些挑战。“钴的可靠性性能需要进一步研究,“联华电子的刘说。

如前所述,插入的EUV取决于技术和经济做好准备。“EUV技术比一年前要好得多或两年前,“说,首席执行官d2。”问题是“更好”是生产足够好。”

BEOL底部蓝调
同时,摩尔的步骤后,设备然后移动到BEOL,涉及的形成互联的摩尔层。通常,一个芯片有9到12互连层。每一层的布线图,通过连接到另一层。

多年来,工业用铜的导电金属互联先进逻辑。设计铜布线方案,芯片制造商使用双波纹的过程。

图4:Dual-Damascene制造过程:(来源:r . l . de Orio:电迁移的建模和仿真

在这种流,性能介电材料首先沉积在表面。基于碳掺杂氧化物材料,性能电影用于分离或隔离装置的一部分。电影也减少寄生电容互联。

性能电影具有介电常数或“k值。“今天的性能电影有“k值”约2.5或2.6。一次的目标是减少约2.2“k值”,此举将进一步降低寄生电容。但是随着芯片制造商试图去超性能电影2.2及以下,他们发现这些材料的性能材料过程中容易损坏和包装流程。

因此芯片制造商坚持电影在2.6左右。“超性能采用缓慢许多集成问题上来当我们增加孔隙度、“Mohith Verghese说,全球产品营销主管国际ASM。“这驱动行业的替代品,如空气间隙,lower-k蚀刻停止和扩散障碍。”

事实上,该行业正朝着空气间隙。英特尔的14 nm finFET流程实现在两个layers-MT4和MT6空气间隙。空气间隙降低增殖系数粘度值1.0的理论极限。

虽然空气间隙降低电容,他们还增加成本的过程。所以空气差距将在一些实现,但并不是所有的芯片设计。“实现将取决于产品需求和ROI,“说Mehul奈克,主要技术人员在应用材料。

同时,性能薄膜沉积后,下一步是在电影模式通过和战壕。金属线也有图案的电影。对于模式,芯片制造商使用浸/多模式。

结构蚀刻,形成一个通过和海沟。然后,内部结构,一层阻挡层(氮化钽)和衬层(钽)沉积。但在高级节点,班轮/障碍电影是占用太多空间。所以从20 nm,一些开始取代衬钽与钴。钴减少衬垫的厚度。阻挡层仍然是一个氮化钽材料。

最后,通过/沟结构充满了铜使用电化学沉积。多次重复这个过程在每一层,从而创建一个铜布线方案。

但是在7海里,BEOL过程变得笨拙。挑战之一是模式的通过/槽结构和金属线BEOL的第一和第二金属层。这些层,称为金属(M1)和两个(M2),最小的,最关键的水平。

有几种方法可以解决这个问题。Imec最近设计了一个模式解决方案42 nm-pitch M1层和一个32 nm-pitch M2层。在这个过程中,使用SAQP金属线形成。然后行接受单个EUV阻止或减少步骤。

图5:模式的解决方案。来源:Imec

Imec的过程提供了一个晶片成本降低20% immersion-only方法。“你也可以使用三重模式块浸,但这是非常困难和昂贵,”格雷格·麦金太尔说:Imec的先进模式部门主管。“备用SAQP /块过程就是打印整个模式与印刷EUV一个节目。这将是首选由于成本原因,但是32 nm-pitch逻辑与EUV印刷还没有可行的,由于推断统计学,过程windows和其他因素。”

铜替代?
除了EUV和联系人、钴行业准备的下一个重大创新BEOL-a替代铜。

铜钴正成为替代人选5 nm或更早,至少对一些但不是所有层。“这将是彻底的改变,”g . Dan Hutcheson说,VLSI Research的首席执行官。”(应用)的工作很有趣。我留下了深刻的印象,因为每个人都在谈论试图想出一个材料代替铜。黄金是行不通的。有人抛出铝(后缘节点)。”

钴互联何时发生的?“我们谈论的是超越10纳米。7海里是锁定了,”Hutcheson说。

如上所述,问题是,每个节点的通过/沟结构正在萎缩。因此,在这个结构是减少铜的体积。实际上,铜线变得更薄。

如下线CDs规模30 nm,铜线电阻率预计将显著增加,由于电子散射和其他因素。“铜线电阻实际上增加线越来越小,“应用上将说一个博客。“这明显降解性能。”

5 nm左右,应用材料将取代铜和钴的道路对于一些较小的电线或本地互联在较低水平。仍将用于厚铜电线。

比铜钴是一种更高的电阻材料。但在某些方面,可能显示电阻低于钴铜。“钴,另一方面,有一个平均自由程大约四倍低于铜。这意味着钴线可以按比例缩小更没有显著增加的铜线电子散射。换句话说,作为铜钴成为有吸引力的替代在cd低于10到12海里,”奈克说。

为此,设计了一个应用钴填充流这些层。首先,基于氮化钛的薄衬材料沉积在槽/通过使用原子层沉积。然后,PECVD过程" < 250°C与钴用于填充互连结构,根据一篇论文从应用材料。

总之,应用钴填充过程演示了一个缺口填补没有空洞10 nm沟20:1长宽比,根据纸。

其他人则密切关注这项技术。“钴是一种新兴材料,”林的潘说。“对于某些结构和设计,它提供了低电阻或改进的好处电迁移。我们看到某些层,积极开发和采用钴和钴电镀是一个符合成本效益的解决方案。”

还有其他候选人除了钴研发。此外,该行业也探索BEOL其他材料,比如钌的班轮和锰障碍。

但这个行业并不在一夜之间改变。芯片制造商倾向于尽可能扩展当前的解决方案之前搬到一个新计划。“许多因素参与开发新材料或新应用程序时,如易于集成,可靠性,与上游工艺/材料,污染,成本和可伸缩性,”潘说。

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