竞速到10/7nm

随着16/14nm工艺在市场上的持续增长，该行业现在正在为下一个节点做准备。事实上，GlobalFoundries、英特尔、三星和台积电正在竞相推出10nm和/或7nm技术。

目前的10nm和7nm技术是今天16nm/14nm finfet的放大版本，采用传统的铜互连、高k/金属栅极和低k介质。在finFETs所述电流的控制是通过在翅片的三面各设置一个栅极来实现的。

图1:FinFET vs. planar:来源:Lam Research

但并非今天所有的10nm和7nm技术都是一样的，因为供应商之间的节点编号和规格是不同的，令人困惑。简而言之，英特尔的14nm工艺在规格方面大致相当于其他晶圆代工厂的10nm工艺，英特尔的10nm工艺与竞争对手的7nm工艺相似。此外，英特尔和其他公司正在将一个完整的流程从传统的两年周期延长到大约2.5到3年。

不管命名方法或时间，所有芯片制造商在10nm和7nm工艺上都面临着类似的挑战。生产过程变得越来越复杂，很难找到影响产量的致命缺陷。此外，模式仍然具有挑战性。在7nm的某个时刻，一些人希望插入极紫外线(EUV光刻技术，这一举措带来了更多的风险。

当然，成本是关键，因为只有财力雄厚的代工客户才能负担得起10nm和7nm工艺。考虑到这一点，铸造厂及其客户面临的最大问题是，这些节点是否有足够的需求和产量来获得足够的回报。另一个不确定性是回报是否足以维持5nm的研发成本。

那么，10nm和/或7nm技术会开花结果还是会消亡?“现在下结论还为时过早，”高德纳(Gartner)分析师塞缪尔·王(Samuel Wang)说。“大还是小取决于很多因素，比如产量、晶圆周期、成本等。”

其他人有不同的观点。“苹果和高通的数字设计正在向10nm和7nm转移，”市场研究公司国际商业战略(International Business Strategies)首席执行官汉德尔·琼斯(Handel Jones)说。“因此，到2025年，10nm/7nm将成为一个大的技术节点，晶圆产能将超过每月20万片。”

Jones指出，10nm和/或7nm可能是长期运行的节点，这是有充分理由的。如果5nm技术投入生产，技术成本将是天文数字。“因此，大批量晶圆用户将在多代设计中保持10nm/7nm，”他说。

显然，客户将需要处理制造问题，以便对他们的10nm和/或7nm设计时间表有更现实的期望。《半导体工程》已经研究了10nm/7nm工艺，并强调了困难的工艺步骤。

节点的困惑
并不是所有技术都将转向16nm/14nm及以上。对很多人来说，这太贵了，或者根本不需要。而老旧晶圆厂的许多落后工艺仍然可行，并受到需求，包括200mm技术。“对于8英寸产品，我们已充分满足客户对电源管理、射频开关和嵌入式非易失性存储器日益增长的需求，”晶振电子首席执行官颜波文(Po Wen Yen)表示联华电子在最近的一次电话会议上。

事实上，没有一种技术可以满足所有的需求。例如，GlobalFoundries正在为低功耗应用准备22nm FD-SOI技术。GlobalFoundries首席技术官加里•巴顿(Gary Patton)表示:“FD-SOI对某些人来说是有意义的。”“finfet对某些人来说是有意义的。”

对于那些超越16nm/14nm的公司来说，这将需要雄厚的财力。根据Gartner的数据，设计一款7nm芯片总共将耗资2.71亿美元。相比之下，16nm/14nm芯片的设计成本约为8,000万美元，28nm平面器件的设计成本为3,000万美元。

除了成本，代工客户还面临其他挑战，因为他们必须权衡芯片制造商提供的各种令人困惑的选择。以下是晶圆代工厂的最新路线图:

•英特尔将在年底前加大10纳米finfet的研发，其中7纳米和5纳米正在研发中。
•台积电(TSMC)正在出货10纳米产品，7纳米产品处于风险生产阶段。
•三星正在推出10纳米芯片，并计划开发8纳米、7纳米和6纳米芯片。
•GlobalFoundries跳过了10nm工艺，正在转向7nm工艺。

随着芯片制造商推出一系列半节点芯片，选择变得复杂起来。"我怀疑三星的8纳米工艺是他们7纳米工艺的简化版，采用了多种工艺模式，" Gartner的Wang说。“三星的6nm工艺比7nm工艺更紧凑，可以与英特尔的7nm工艺相媲美。”

更令人困惑的是，每家芯片制造商对市场的看法各不相同。例如，英特尔表示，10nm将是一个大节点。相反，GlobalFoundries则持不同意见，认为7nm比10nm有一些优势。GlobalFoundries的Patton表示，7nm技术为代工客户实现了更理想的功率、性能和面积扩展目标。Patton表示:“10nm工艺的比例因子相当适中。“7nm将是一个长节点。”

如上所述，英特尔的14nm工艺类似于其他公司的10nm工艺，而英特尔的10nm工艺相当于竞争对手的7nm工艺。“你必须忽略节点名称，”英特尔高级研究员兼流程架构和集成总监Mark Bohr说。“(英特尔的晶圆代工竞争对手)正在开发先进的技术，尽管他们的名字很像英特尔，但就能力而言，他们落后英特尔大约三年。”

不过，所有芯片制造商都在朝着同一个方向前进。“以7nm为例，它将带来几个新的主要变化，以及典型的小变化，以继续扩展finfet，并避免架构变化gate-all-around的晶体管和互连集团高级主管Mike Chudzik说应用材料．

Chudzik看到了向自对准四重模式(SAQP)、钴填充触点和自对准栅极触点的转变。Chudzik表示:“7nm晶圆代工将带来40nm以下晶圆的广泛采用，进而推动SAQP或EUV。”“考虑到EUV的状态，我们将把SAQP作为选择的模式解决方案，可能会有一些EUV步骤的选择。”

面具/平的挑战
这个过程从一个掩模开始。芯片制造商设计IC，然后将其转换为文件格式。然后，基于该格式开发了掩模。

的光掩模是给定IC设计的主模板。在一个掩模被开发出来之后，它被运送到晶圆厂。掩模放置在光刻工具中。该工具通过掩模投射光线，掩模反过来在晶圆上形成图像。

在10nm工艺上，供应商将使用目前的193nm浸没光学技术光刻技术而且多个模式．然后，台积电将扩展7nm的浸没/多模式，计划在7nm的后期插入EUV。相比之下，英特尔和三星则希望尽快在7nm上插入EUV。

因此，芯片制造商最初将使用传统的光学掩模，这种掩模在每个节点上都变得越来越复杂。“在EUV准备好投入生产使用之前，该行业还将看到为晶圆层设计图案所需的掩模数量的增加。d2．

Fujimura说:“最重要的是，光刻技术已经达到了每个掩模层的极限，这将更多的负担转移到掩模上，以便进一步扩展缩放，直到EUV到来。”“这相当于增加掩模的复杂性，以满足对制造变化的控制和弹性的需求。覆盖要求也将更加困难，这使得掩模特征的位置精度和CD精度一样重要。”

由于光刻技术的复杂性不断增加，芯片制造商希望采用EUV技术，因为EUV有望简化制模流程。在EUV中，电源将等离子体转换为13.5nm波长的光，从而在芯片上实现更精细的功能。

EUV需要不同的掩模类型。光学掩模由玻璃基板上的不透明铬层组成。EUV掩模由基片上40到50层交替的硅和钼层组成。

今天，该行业能够生产EUV掩模，尽管在该领域存在一些差距。EUV薄膜这是主要的差距之一。

藤村说:“掩膜基础设施可以为EUV做好准备。”“但是‘可能’和‘是’是不同的东西。此外，学习使用掩模基础设施中所需的每一项新技术，然后学习将它们集成到EUV掩模大批量制造的操作流程中，仍然需要投资和时间。”

与此同时，由于EUV光刻技术的多次延迟，该技术本身仍未投入生产。电源、电阻和工具正常运行时间是主要问题。

不过，EUV技术正在取得进展。ASML正在准备其最新的EUV扫描仪- NXE:3400B。最初，该工具将配备140瓦的电源，实现每小时100片晶圆(wph)的吞吐量。

然而，要将EUV投入生产，芯片制造商需要200瓦或更多的源功率。ASML正在研发一种210瓦的电源，可使其达到125小时/小时。

尽管面临挑战，芯片制造商可能会在7纳米和/或5纳米工艺上插入EUV。EUV的成本是多少?“我们传统上是通过制造一块晶圆的成本来计算成本的。然后你决定多少，因此，模具成本是多少，哪些因素影响你的产量。但是还有另一个元素，那就是循环时间。对我来说，用EUV替换多图纹只需要五到六层。我可以完成20个掩蔽步骤，加上沉积，蚀刻等等。GlobalFoundries高级研究员兼技术研究高级总监Harry Levinson说:“如果你认为在多个图案中掩蔽步骤之间需要1.5天，那么使用EUV我可以节省一个月的周期时间。”

晶体管的发展趋势
与此同时，芯片制造商也在遵循10nm和7nm的晶体管路径——他们正在扩展finFET，并将鳍片做得更高更薄。

例如，在22nm时，英特尔的finFET技术的鳍间距为60nm，鳍高度为34nm。相比之下，英特尔的14纳米的鳍间距和高度都是42纳米。

在10nm时，英特尔的鳍间距为34nm，高度为53nm，这意味着鳍更高。英特尔逻辑技术开发副总裁兼联席总监Kaizad Mistry表示:“我们还将它们封装得更紧密，以提高晶体管密度。”“我们把它们做得更高，以提高晶体管的性能。”

图2:14nm vs. 10nm时的鳍、金属、栅距和单元高度。来源:英特尔。

较高的翅片增加了器件中的驱动电流，但它们也会受到不必要的寄生电容的影响，这可能会改变电路的理想性能。

与此同时，英特尔也扩大了门的间距，并转向了所谓的接触过度活跃门方案。传统上，触点位于栅极上，但远离有源晶体管。Mistry表示:“在我们的10nm技术中，我们允许触点直接放置在有源晶体管的上方。“所以，你可以把晶体管封装得更紧密。”

图3:栅极触点。来源:英特尔

英特尔的新门计划将需要精确的对齐。而形成大门本身也是一项挑战。ASM International全球产品营销总监Mohith Verghese表示:“由于堆栈的复杂性，这一步的周期时间正在增加。“金属门堆叠也变得非常复杂。这不仅仅是拥有fet和fet金属的问题。金属层有好几层。此外，诸如薄层成核、多vt器件阈值电压微调、选择性去除和蚀刻步骤微调等问题都增加了循环时间。”

BEOL /摩尔蓝调
基本上，一个芯片有两个主要结构——晶体管和互连。的晶体管与finFET一样，作为器件中的开关，位于结构的底部。晶体管是在晶圆厂的前端(FEOL)制造的。

的互联，它们位于晶体管的顶部，是在生产线的后端(BEOL)在工厂里。从22纳米开始，芯片制造商增加了一个新的层，称为中间线(MOL)，它连接晶体管和互连。

图4:各节点的互连、触点和晶体管。资料来源:应用材料。

BEOL和MOL都是关键。“我们可以让晶体管变得越来越快。但如果我们不能以有效的方式为晶体管提供电流和电子，我们就无法获得更快晶体管的好处，”应用材料全球产品经理Keyvan Kashefi表示。“当我们转向7nm时，延迟和性能将受到限制，主要受到接触和后端生产线的限制，因为这些将成为瓶颈。”

互连(设备中的微小铜线方案)在每个节点上变得越来越紧凑，导致性能下降和芯片中电阻-电容(RC)延迟的增加。

为了互连，芯片制造商形成了一个充满导电铜的小沟槽海洋。通常情况下，沟槽内衬有一层薄薄的屏障层(氮化钽)和衬垫(钽)。在每个节点，衬垫/阻挡膜占用了太多的空间，导电铜的体积正在缩小。因此，一些公司用钴代替钽作为衬垫。Kashefi说:“使用钴，我们大大降低了衬垫的厚度。

在7纳米工艺上，芯片制造商希望进一步降低衬垫/阻挡层厚度。为此，他们正在评估新材料，如用于衬垫的钴和钌，以及用于屏障的锰。

与此同时，分离的MOL结构正迅速成为发展的一大瓶颈。MOL由上下两层组成。在上层，有微小的接触，这是一个三维结构的缺口。这个缝隙是用钨填充的，有时被称为钨塞。钨插头提供了从互连器到晶体管的电气连接。

随着结构的收缩，钨塞的尺寸和结构内部材料的体积都在减小。这反过来又会在设备中产生不必要的接触电阻。Kashefi说:“随着尺寸的缩小，用于当前电导的面积和体积越来越小。“所以主要的重点是如何最大化导体的体积，以及如何使导体的电阻性更小。”

为了解决这个问题，应用材料公司最近推出了一种金属有机钨薄膜。该膜可以取代势垒层和成核层，并兼有两者的功能。这增加了钨的体积，降低了接触电阻。

图5:16/14nm, 10nm, 7nm的FinFET。资料来源:应用材料

现在，芯片制造商正专注于下一场战斗——MOL的底层，底层包含一个与晶体管本身的结的独立触点。触点也是钨做的。

在结垢过程中，金属-半导体接触产生了电阻肖特基势垒。“与理想触点相比，肖特基势垒高度可以解释NMOS硅基finFET驱动电流下降32%，”Reza Arghavani说林的研究在最近的一次演讲中。

为了解决这个问题，一些人提议用钴代替钨。

过程控制
与此同时,计量这是一门测量科学，用来表征微小的薄膜和结构。计量有助于提高产量，防止晶圆厂出现缺陷，从而影响芯片制造商的总体成本。

平面器件需要六种不同的临界尺寸(CD)测量。测量使用扫描电子显微镜(CD-SEM)．然而，在高级节点，只使用CD-SEM的日子已经结束了。“在晶圆厂，你将拥有30种不同的计量技术，”该公司首席技术官戴维•弗里德(David Fried)表示Coventor．

例如，finfet需要12个或更多不同的CD测量，如栅极高度，翅片高度和侧壁角度。为此，芯片制造商使用cd - sem和散射测量法。散射测量法测量装置中光强度的变化。

然后，对于薄膜厚度测量，计量学家需要光学和x射线计量。弗里德说:“挑战在于，一种测量或计量技术不一定能解决所有问题。”“在不同的结构和电影中，你需要衡量很多不同的东西。”

找到致命缺陷也很困难。芯片制造商使用光学和电子束系统来发现缺陷。“摩尔定律的节奏可能正在放缓，但缺陷挑战似乎正在加速，”Mark Shirey说，客户参与的副总裁KLA-Tencor．

在每个节点上，缺陷都变得越来越小，越来越难以发现。横向缩放，即更密集的晶体管布局，驱动了检测较小缺陷的需求，并增加了设计意识检查和审查的需求。垂直结垢，比如更高的翅片，增加了检测和验证埋藏缺陷的需求。”

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