战争开始

几家晶圆代工厂正在市场上推广他们的新5nm工艺，但现在客户必须决定是围绕当前的晶体管类型设计下一代芯片，还是转向不同的3nm或更高的晶体管类型。

这一决定涉及到延长今天的finFETs到3nm，还是要实现一种新技术叫gate-all-around场效应晶体管(GAA fet)在3nm或2nm。作为finfet的进化，gate-全能晶体管提供了更好的性能，但这些新晶体管难以制造，昂贵，迁移可能是痛苦的。从积极的方面来看，该行业正在开发新的蚀刻、图案和其他技术，以帮助为这些节点铺平道路。

这些GAA fet的推出时间表因代工厂而异。三星和台积电都在用finfet生产7纳米，今年晚些时候他们将使用finfet生产5纳米，以及各种大约5纳米的半节点产品。这些过程将提高速度和功率。

不过，三星计划在3nm芯片上实现飞跃nanosheet场效应晶体管这是一种GAA晶体管，将于明年或2022年推出。与此同时，台积电计划首先推出3nm的finfet。多家分析师和设备供应商表示，随后，台积电将在3nm或2nm工艺的后期阶段引入GAA。

IBS首席执行官汉德尔•琼斯(Handel Jones)表示:“台积电正在加速开发3nm finfet，这比5nm的规模要小。”“台积电3nm finfet的风险生产是2020年。首次量产将于2021年第三季度进行，比三星3nm技术的推出提前了一个季度。台积电的全面发展落后于三星12至18个月。但台积电积极的3nm finFET战略可能会弥补滞后时间。”

不过，台积电仍在评估其3nm技术选择，其计划可能会发生变化。该公司拒绝详细说明，将很快披露其3nm计划。尽管如此，台积电将finfet扩展到3nm是合乎逻辑的一步。改用新的晶体管可能会给客户带来潜在的干扰。但最终，finfet将失去动力，因此台积电别无选择，只能迁移到全能门。

其他公司也在开发先进的工艺。英特尔是商业代工业务的一个小玩家，它正在生产10nm芯片，并在研发中使用7nm芯片。(英特尔的10纳米制程和7纳米制程类似。)与此同时，中芯国际正在研发16纳米/12纳米finfet和10纳米/7纳米finfet。

所有先进工艺都很昂贵，并不是所有芯片都需要3nm或其他先进工艺。事实上，不断上涨的成本正促使许多人寻求其他选择。另一种获得规模化好处的方法是将先进的芯片放在一个封装中。几家公司正在开发新的、先进的包装类型。

图1:平面晶体管vs finfet vs纳米片FET。来源:三星

缩放结束了吗?
芯片由三部分组成——晶体管、触点和互连。的晶体管作为设备中的开关。先进的芯片有多达350亿个晶体管。

的互联它位于晶体管的顶部，由微小的铜线组成，将电信号从一个晶体管传输到另一个晶体管。晶体管和互连电路由一层称为线路中间(MOL)连接。MOL由微小的接触结构组成。

IC缩放是推进设计的传统方式，它缩小了每个工艺节点的晶体管规格，并将它们封装在一个单片芯片上。

为此，芯片制造商每18到24个月就会推出一种晶体管密度更高的新工艺技术。每个进程都有一个数值节点名(现在仍然如此)。最初，节点名称与晶体管栅极长度尺寸有关。

在每个节点上，芯片制造商将晶体管规格扩大0.7倍，使该行业能够在相同功率的情况下实现40%的性能提升，并减少50%的面积。芯片缩放使新的电子产品具有更多的功能。

这个公式在芯片制造商沿着各个工艺节点前进的过程中发挥了作用。但在20nm工艺上发生了巨大的变化，那时传统的平面晶体管耗尽了能量。从2011年开始，芯片制造商转向finfet，使他们能够扩展他们的设备。

然而，finfet的制造成本更高。因此，工艺研发成本飙升。因此，现在一个完全扩展的节点的周期已经从18个月延长到30个月，甚至更长。

在高级节点上，英特尔遵循了0.7倍的扩展趋势。但从16nm/14nm开始，其他公司偏离了配方，在市场上造成了一些混乱。

在那时，节点名称变得模糊，不再与任何晶体管规格挂钩。今天，节点名称只不过是营销术语。高德纳(Gartner)分析师塞缪尔·王(Samuel Wang)表示:“节点的命名正变得越来越具有误导性和无意义。”“例如，在5nm或3nm的工艺中，没有一个单一的几何形状实际上是5nm或3nm。此外，供应商之间的流程通用性也大大降低。对于同一个节点，台积电和三星的性能不同，当然也与英特尔不同。”

高级节点的扩展速度也在放缓。根据IC Knowledge和TEL的数据，一般来说，7nm铸造工艺由56nm-57nm和40nm金属间距的接触聚间距(CPP)组成。在5nm时，CPP大约是45nm-50nm和26nm金属间距。CPP是一个关键的晶体管度量，测量源极和漏极接触之间的距离。

此外，价格/性能收益不再遵循相同的曲线，这促使许多人说摩尔定律已经走到了尽头。

”摩尔定律这并不是一条定律，而是一种观察，它成为了一种自我实现的预言，使半导体业务继续向前发展。摩尔定律的经济方面随着成本的增加而开始下降多个模式和EUV，”道格拉斯格雷罗说，高级技术专家布鲁尔科学．“计算能力的提升将来自于新的设计和架构，但这不是规模化。这意味着未来芯片的计算能力将会提高，但成本不一定会像过去那样下降。”

缩放并没有完全消失。人工智能、服务器和智能手机正在推动高级节点对更快芯片的需求。“十年前，有些人说，‘谁需要更多晶体管?一些人还认为，除了新奇的应用程序，世界上已经没有办法利用更快的计算了。d2．“今天，对于物联网来说，低成本、足够好的性能和集成赢得了更多和更高的计算密度。但是，为了制造速度更快、功耗更低、单位美元晶体管数量更多的芯片，需要更快的晶体管。”

显然，并非所有节点都需要高级节点。成熟工艺的芯片需求强劲。“这些产品的推出包括5G智能手机中的RF ic和OLED驱动器ic，以及设计用于计算和固态驱动器应用的电源管理ic，”英特尔联合总裁Jason Wang表示联华电子在最近的一次电话会议上。

扩展finFETs
与此同时，在芯片扩展方面，芯片制造商多年来一直遵循相同的工艺路线图，使用相同的晶体管类型。2011年，英特尔转向22纳米的finfet，随后是16纳米/14纳米的代工厂。

在finFET中，电流的控制是通过在翅片的三个侧面各安装一个栅极来完成的。finFET有两个到四个翅片。每个鳍都有不同的宽度、高度和形状。

英特尔第一代22nm的finfet的鳍间距为60nm，高度为34nm。然后，在14nm时，英特尔的finfet拥有42nm的鳍节和高度。

因此，英特尔将鳍片做得更高更薄，以适应finFET的规模。“FinFET缩放降低了横向尺寸，以增加单位面积的设备密度，同时增加了鳍片高度，以提高设备性能，”纳瑞萨·德尔格(Nerissa Draeger)说林的研究在一篇博客中。

在10nm/7nm工艺上，芯片制造商采用了同样的方法来实现finfet的规模化。2018年，台积电首次推出7nm finFET工艺，三星紧随其后。与此同时，英特尔去年在几次推迟之后发布了10nm芯片。

2020年，代工行业的竞争将更加激烈。三星和台积电正在加紧开发5nm和各种半节点产品。3nm技术正在研发中。

所有的过程都很昂贵。根据IBS的数据，3nm芯片的设计成本为6.5亿美元，而5nm器件为4.363亿美元，7nm器件为2.223亿美元。这些是“主流设计成本”，这意味着在给定技术投入生产的一年后。

与7nm相比，5nm finFET技术的逻辑面积增加了25%，功耗降低了20%，性能提高了10%。

相比之下，台积电的5nm finFET工艺“在相同功率下提供15%的速度，或在相同速度下以1.84倍逻辑密度的7nm节点提供30%的功耗降低，”台积电先进技术高级总监Geoffrey Yeap在最近的IEDM会议上的一篇论文中表示。

芯片制造商在7纳米和5纳米工艺上做出了一些重大改变。为了在芯片中设计关键功能，两家公司从传统的193nm光刻技术过渡到极紫外(EUV)光刻．EUV使用13.5nm波长，简化了过程。

EUV并不能解决芯片扩展的所有挑战。“解决这些挑战需要多种技术，这些技术不仅限于缩放，还包括使用新材料、新型嵌入式非易失性存储器和先进的逻辑架构、沉积和蚀刻的新方法，以及包装和芯片设计的创新，”瑞吉娜·弗里德(Regina Freed)说应用材料在一篇博客中。

与此同时，在幕后，三星和台积电正在准备他们的3nm工艺。过去，芯片制造商遵循同样的道路，但根据今天的路线图，这是供应商们正在分道扬镳的地方。

“3nm可能有几种不同的选择，如finfet和gate-全能，”加纳的王说。“这为客户提供了不同的成本、密度、功率和性能组合，以满足他们的特殊需求。”

如前所述，三星将推出3nm的纳米片fet。台积电也在研究，但它计划将finfet扩展到下一代。IBS的Jones表示:“台积电将在2021年第三季度拥有3nm finfet。“台积电的全能门将在2022年或2023年左右。”

这就是代工客户必须权衡各种成本和技术权衡的地方。扩展finFET是一种更安全的途径。“许多客户认为台积电是一个低风险的供应商，”Jones说。

然而，gate-全能在某种程度上提供了更好的性能。Jones表示:“与3nm finfet相比，3nm gate-全能栅具有更低的阈值电压，并可能降低15%至20%的功率。”“但由于MOL和BEOL相同，性能差异可能在8%以下。”

的backend-of-the-line(BEOL)和MOL是先进芯片的瓶颈。接触电阻是MOL中的一个问题。

BEOL是在芯片中制造铜互连的地方。每个节点的互连变得越来越紧凑，导致芯片中的电阻-电容(RC)延迟。finfet和gate-全能是不同的晶体管类型，但它们可能在3nm处有类似的铜互连方案。RC延迟将是两个晶体管的一个问题。

还有其他挑战。当翅片宽度达到5nm时，finfet将耗尽蒸汽。5nm/3nm finfet正在突破这些限制。

此外，3nm finFET可能由一个鳍片组成，而其他节点则有两个或多个鳍片。“单鳍必须有足够的驾驶性能。为了将finFET扩展到N3，我们需要一种特殊的技术来增强单鳍功率和/或减少后端寄生，”Imec CMOS器件技术总监Naoto Horiguchi说。

将finFET扩展到3nm的一种方法是将p通道移到锗材料。具有高迁移率通道的3nm finFET将提供性能提升，但存在一些集成挑战。

转向纳米薄片
最终，finfet将停止缩放，促使芯片制造商转向一种新的晶体管，即纳米片fet或相关类型。

的动力nanosheet场效应晶体管始于2017年，当时三星推出了3nm的多桥沟道FET (mbcet)。mbcet是一种纳米片FET。风险生产将于今年晚些时候开始，量产计划于2022年开始。

台积电也在研究纳米片材。在多年的研发中，纳米片FET是一种栅极全能晶体管。纳米片在5nm的finfet上提供了适度的缩放提升，但纳米片有一些优势。

纳米片场效应晶体管基本上是一侧的finFET，周围包裹着一个栅极。纳米片由几个独立的水平薄片或薄片组成，这些薄片垂直堆叠。每张纸组成一个通道。

每个薄片周围都有一个栅极，形成一个栅极全能晶体管。从理论上讲，纳米片fet提供了更好的性能和更少的泄漏，因为电流的控制是在结构的四个侧面完成的。

最初，纳米片将有4片左右。Imec的堀口说:“典型的纳米片宽度是12纳米到16纳米，厚度是5纳米。”

这就是纳米片与finfet的不同之处。finfet采用有限数量的鳍来量子化，这给设计者带来了一些限制。“纳米片的优势在于它可以有不同的纳米片宽度。根据设计师的需要，每个设备可以有不同的宽度。这给了设计师一些自由。他们可以找到更好的性能和动力平衡点。”堀口说。

例如，具有更宽薄片的晶体管将有更大的驱动电流。窄片可以使设备更小，驱动电流更小。

纳米片与纳米线有关。通道不是由薄片组成，而是由电线组成。通道宽度是有限的，这意味着更少的驱动电流。

这就是纳米片fet越来越受欢迎的原因。但是这项技术和3nm左右的finfet还面临着一些挑战。“finFET的挑战是在缩放门长的鳍宽和鳍型的量子控制。纳米片面临的挑战是n/p不平衡、底片效率、间隔层、栅极长度控制和器件覆盖，”台积电副总监金才在IEDM的一次演示中表示。(在IEDM上，蔡国强做了一个关于3nm及其他技术的教程。蔡昉没有为某项技术背书，也没有透露台积电的计划。)

考虑到这些挑战，纳米片fet将需要时间来提高。布鲁尔科学公司的格雷罗说:“向新的晶体管架构转移有很多挑战。”“当然需要新的材料。”

在一个简单的工艺流程中，纳米片场效应晶体管首先在衬底上形成超晶格结构。外延工具在衬底上沉积硅锗(SiGe)和硅交替层。至少，一个堆栈将由三层SiGe和三层硅组成。

然后，利用模压和蚀刻在超晶格结构中形成垂直翅片。超晶格结构和翅片的形成需要精确的CD控制。

接下来是一个比较困难的步骤——内部间隔的形成。首先，在超晶格结构中，SiGe层的外部部分是凹陷的。这就产生了小空间，其中充满了介电材料。台积电的蔡说:“需要内部间隔来降低栅极至源极/漏极的电容。“内部间隔过程控制非常关键。”

解决办法是有的。IBM和TEL最近描述了一种用于内部间隔和通道释放过程的新蚀刻技术。这涉及到各向同性SiGe干蚀刻技术，比例为150:1。

这种技术可以实现精确的内部间隔。IBM研发经理Nicolas Loubet在论文中说:“SiGe的压痕需要对牺牲的SiGe层进行高度选择性的横向‘盲’蚀刻。”

然后，形成源/漏。在此之后，使用蚀刻工艺去除超晶格结构中的SiGe层。剩下的是硅基层或薄片，它们组成了通道。

结构中沉积了高k/金属栅材料。最后，MOL和铜相互连接形成，形成纳米片。

这是对这个复杂过程的简化描述。然而，与任何新技术一样，纳米片可能容易出现缺陷。这需要在晶圆厂进行更多的检查和计量步骤。

“就像我们之前工作过的架构转变一样，我们看到了纳米片在检验和计量方面的新挑战，”切特·勒诺克斯(Chet Lenox)说心理契约．”检查一方面，有许多新的埋藏缺陷模式，可以产生与内部间隔和纳米片释放。为计量IC制造商需要精确测量单个纳米片，而不仅仅是每个堆栈的平均值，以帮助减少其工艺变异性。”

这也需要新的技术。例如，Imec和应用材料公司最近发表了一篇关于用于门全能的手术刀扫描扩散电阻显微镜(s-SSRM)技术的论文。在s-SSRM中，一个微小的手术刀切割了结构的一小部分。这提供了一个用于启用掺杂剖面的截面。

更多的选择
在研发方面，Imec正在开发更先进的门全能形式，如CFETs以及以2nm及以上为目标的叉车fet。

到那时，IC扩展对大多数人来说可能过于昂贵，特别是考虑到功耗和性能效益的递减。这就是为什么高级包装越来越有吸引力。与其将所有芯片功能都塞在同一个芯片上，不如将设备分解成更小的芯片，并将它们集成到一个高级封装中。

公司业务发展高级副总裁Rich Rice表示:“这当然取决于应用程序。日月光半导体．“我们肯定会看到更多的这种活动，甚至在深亚微米节点中。它还会继续。许多公司都在寻找它。他们正在决定他们不能或不想在5nm上集成什么。他们正在研究如何划分系统。”

这并不容易。另外，还有几个包装各种折衷方案，如2.5D、3d - ic、芯片和扇出。

结论
可以肯定地说，并不是所有的节点都需要高级节点。但苹果(Apple)、海思(HiSilicon)、英特尔(Intel)、三星(Samsung)和高通(Qualcomm)需要先进的技术，这是有充分理由的。

消费者想要最新、最好、性能更好的系统。最大的问题是，下一代技术能否以合适的成本提供任何真正的好处。

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