处理芯片的阻力

芯片制造商继续规模晶体管在高级节点,但他们正努力保持同样的速度与其他两个开头接触和互联的关键部分。

然而,一切都开始改变了。事实上,在10 nm / 7海里,芯片制造商引入新的拓扑结构和材料等钴,承诺提高芯片的性能,减少不必要的阻力。它还为时过早说如果改变将工作。早期的评论是喜忧参半。

不过,可以肯定的是,有一个转折点发生在领先的芯片,它包含三部位的晶体管,接触和互联。的晶体管位于底部的结构和作为开关。的互联位于顶部的晶体管,包括小铜线计划传输电信号从一个晶体管到另一个。

晶体管结构和连接由一层称为middle-of-line相连(摩尔)。摩尔层由一系列小接触结构。

图1:互连,接触和晶体管在不同的节点。来源:应用材料。

最大的挑战芯片扩展涉及到接触和互联。事实上,在每个节点互联越来越紧凑,导致不必要的阻容(RC)延迟芯片。“有晶体管,finFET。的越来越好,事情变得越来越小,“全球产品经理乔纳森·巴克说应用材料。“同行的接触和互联。作为这些变小,他们实际上变得更糟,因为阻力上升。这就是我们需要瓶颈。”

有无数的问题在这段。“这开始与硅接触电阻。然后,它进入之类的东西电迁移与铜等等,”副总裁Klaus Schuegraf称新产品和解决方案PDF的解决方案。“也是相当复杂的集成与新材料。这就是为什么每个人都在看着它有点不同。”

解决问题,芯片制造商正在实施新计划在10 nm / 7海里。然后,工厂工具厂商有了新的解决方案。这里是这一领域的重大事件:

•传统上,芯片制造商使用钨接触。在10纳米,英特尔从钨钴。其他人跟进7海里或正在考虑这个主意。
•多年来,芯片制造商使用铜互连金属芯片。英特尔搬到钴层,但不是全部,在10纳米。其他人似乎坚持在7纳米铜,钴有一些权衡。
•钌和其他材料被探讨在研发。
•在设备方面,应用材料,林的研究和其他正在开发新系统,使钴结构设备。

摩尔的挑战
通常,晶体管制造的front-end-of-the-line (FEOL)的工厂。互联和接触是在一个不同的工厂的一部分backend-of-the-line(BEOL)。BEOL,芯片制造商处理金属化过程,分开制造硅晶体管。金属毒害硅如果他们可以混合。

在工艺流程中,芯片制造商首先发展晶体管。然后,联系形成的晶体管使用不同的过程。

接触三维结构有一个小缺口,这充满了钨、导电材料。钨结构,称为钨插头,是夹在一个衬垫材料(钛)和阻挡层(氮化钛)。整个结构称为联系。

从22 nm / 20 nm,芯片制造商引入了一个新层称为摩尔。联系人(钨插头)是位于摩尔层。

联系为平面设备提出了一些挑战,但这是一个不同的故事在摩尔层高级节点。说:“这是非常复杂的,大卫油炸,计算产品的副总裁Coventor,林研究公司。“你都前端的地形。你使用的材料,通常是更少的刚性,减少稳定和舒适的比你想使用在前端。然后设计构造出现在middle-of-line更复杂的比你会看到后端。”

然而,芯片制造商扩展此类接触到16 nm / 14 nm。但在这里,钨导体材料的体积相对较小。所以一个信号必须通过一个小数量的导电金属,导致chips-contact阻力的一个大问题。电阻与困难通过电流通过一条线或导体。

接触电阻变得更加有问题在每个节点。在16 nm / 14 nm,临界尺寸(CDs)的接触是25 nm。“10 nm节点,你会约20 nm CD,”巴克说。“在7海里,这是15 nm正负几纳米。你要15海里的时候,你只有3纳米钨(接触)。这意味着你的抵抗是飞涨。”

此外,钨的蒸汽接触。“钨迄今最好的所有的这些金属的可靠性。但事实是,它打破了缺口填补和阻力,”巴克说。“你实际上限制在12海里。你的身体不能规模钨了。”

因此芯片制造商做一些改变。英特尔,从钨钴的摩尔联系10 nm,说它提供了一个线阻力减少60%。在7海里一些芯片制造商也尾随其后。其他人可能采取观望的态度。

图2:FinFET 16/14nm 10 nm, 7海里。来源:应用材料

钴具有一些优势。”相比,钨、钴本质上提供了优越的阻力位在小尺寸,鉴于其能力来填补更薄的小功能障碍,”巴克说,一个博客。

还有待观察如果钴联系人能履行自己的诺言。芯片是刚刚起步,但它需要时间结果列表。

关键指标收益率和可靠性。“很明显,与接触电阻是一个挑战。但问题是defectivity联系人和联系人的可变性。这是一个巨大的挑战,”PDF Schuegraf说解决方案。

在设备方面,与此同时,芯片制造商使用沉积沉积钨材料接触的工具。最近,应用材料引入一套工具,使钴填充过程的接触以及互联。其他人正在做类似的产品。

BEOL蓝调
虽然芯片制造商解决摩尔,他们在中国也有其他问题chip-the互联的一部分。

互联是芯片的微型铜布线方案。“这些线功能像高速公路或管道运输电子,晶体管和其他组件连接到对方,并使其功能,“拉里·赵解释说,一个技术总监林的研究,在最近的博客。

今天的尖端逻辑芯片有9到12金属层或更多。每一层的布线图,通过连接到另一层。总的来说,尖端设备可能包含约30英里的互连线。

图3:互连层来源:林的研究

多年以来,这个行业已经使用双波纹的过程使铜互联芯片。在这个流性能介电材料首先沉积在表面的装置。基于carbon-doped氧化物材料,性能电影是用来隔离装置的一部分。电影也减少寄生电容互联。

图4:Dual-Damascene制造过程。来源:r . l . de Orio:电迁移的建模和仿真

性能的电影具有介电常数,或“k值。“今天的性能电影有“k值”约2.5或2.6。一次的目标是减少约2.2“k值”,此举将进一步降低寄生电容。但是在2.2及以下,芯片制造商发现,这些性能材料过程中容易损坏和包装流程。所以这个行业是处于相同的“k”值。

帮助解决问题,英特尔将空气间隙的一层互连堆栈在14 nm。空气间隙降低电容,但他们也将成本添加到过程中,他们将在一些实现,但并不是所有的芯片设计。

同时,性能薄膜沉积后,下一步是在电影模式通过和战壕。结构蚀刻,形成一个通过和海沟。

然后,沟内,一层阻挡层(氮化钽)和衬层(钽)沉积。但在高级节点,班轮/障碍电影是占用太多空间。所以从20 nm,一些芯片制造商更换衬钽与钴。钴减少衬垫的厚度。阻挡层仍氮化钽。

最后,通过使用电化学沉积/沟结构充满了铜(ECD)。多次重复这个过程在每一层,从而创建一个铜布线方案。

双波纹的过程,然而,在22 nm / 20 nm开始出现裂缝,当铜互联变得更加紧凑,导致芯片RC延迟。“R”的电阻材料,而“C”是电容。

“作为晶体管变得越来越小,互联也不得不规模大小。今天,我们的传统铜互联正面临着重大障碍进一步扩展,障碍被称为RC的挑战,”林的赵说。“看‘R’这一挑战,高阻值携带的电流量少,设备速度放缓。”

图5:更高的阻力较小的线宽。来源:林的研究

多年来,行业一直寻找方法来解决这个问题。例如,钌提出了替代钴班轮。钌具有良好的缺口填满属性,但很难波兰。

一个更激进的步骤是取代铜互联。钴和钌已经提出,但直到最近,被认为过于昂贵和困难。

在10纳米,英特尔迈出了大胆的一步,因为它从铜钴互联对一些但不是所有层。然而,并非所有的芯片制造商都紧随其后。“重要的是要注意,宽特性,铜仍是金属的选择。不会完全取代钴铜。它只是另一种工具的工具集,当你看着互联,”巴克说。

铜铜电阻低于钴,但患有其他问题。铜的39纳米电子平均自由程。“电子平均自由程定义电子旅行的长度在一个没有散射的散装材料,”巴克说,一个博客。“功能低于平均自由程时,明显的散射发生在材料界面和晶界,从而导致阻力上升。”

相比之下,钴的平均自由程约为10纳米。交叉点当互联有电阻低于铜钴在10到15 nm范围内,根据应用。

与此同时,英特尔的10 nm过程特性13金属层。前两层,称为金属0 (M0)和1 (M1),使用自对准四模式是捏造出来的。M1有36海里,这是一个0.51倍比例提高对其14纳米的过程。

不同的是,英特尔的局部互连layers-M0 M1-incorporate钴,铜,在以往的技术。剩下的层使用传统的铜金属。

英特尔的M0、M1层由短钴电线。每个钴线分离介质材料基于氧化铝。

钴基互联有权衡。“在这种特殊情况下,我们选择了钴的实际原因。具有优良的gap-fill使用Ti-based班轮,”英特尔流程集成经理Andrew Yeoh表示在最近的演讲在IEEE国际互连技术会议(IITC)。

“钴的属性提供所需的高性能抗电迁移的设计,“杨紫琼IITC的一篇论文中表示。“短程路由距离典型M0、M1的内在阻力点球钴(和铜)是可以忽略的,特别是当在sub-40nm球被认为是真正的铜卷。”

然而,也有一些缺点。总的来说,钴遭受大约1.7 x线阻力损失与铜相比,金属球的问题,他说。“这是不如铜。我们还没有交叉。”

所以大多数其他芯片制造商坚持在7纳米铜的互联。通过调整铜,供应商已经能勉强维持收益扩展现任技术。例如,GlobalFoundries”7海里finFET过程金属距40 nm。与英特尔公司GlobalFoundries使用自对准双模式与铜互联。“我们作出了改进铜线约为100 x电迁移。所以我们能够留在铜,在产量和复杂性,拥有一些优势”GlobalFoundries的加里·巴顿说,首席技术官。

别人看到相似的结果。“我们评估钴互联。在这些维度,我们仍然看到几乎增加了2 x线电阻铜。甚至下一代,我们看到它没有交叉,”丹尼尔•埃德尔斯坦表示一位经理的过程,材料和集成IBM。

事实上,行业相信已经找到方法来延长铜互联的5海里。不过,其他人可能切换到钴层。甚至钌被认为是。

无论如何,这个行业不仅需要新材料,但新流程。例如,GlobalFoundries和Imec提出了论文关于新完全自对准通过过程5 nm和超越。

完全自对准通过是连接两个金属线的方法在不同的水平。自对准通过以及自对准接触被称为缩放助推器,这将使集成电路芯片的扩展。

扩展助推器将需要新的工具和材料。“我们需要介绍一些性能助推器”,说Kandabara Tapily,研究员电话,在IITC表示。“为此,我们相信选择性沉积和选择性腐蚀将基本为这些节点到来。”

选择性的过程将需要晶体管扩展。”这也是对middle-of-line一路backend-of-the-line为了解决一些的EPE我们面临的问题,”Tapily说。

的解决方案
这个行业需要其他摩尔/ BEOL的新工具。如上所述,开发了产品申请钴填充过程。

与此同时,在IITC,林研究发表了一篇论文不同钴填充技术。林的钴via-prefill流程使用儿童早期开发。它通过自下而上的充满。

另外,芯片制造商将需要新的检查/计量技术。“扩展助推器BEOL中出现。这些包括自对准通过和超级通过。这些具有挑战性的过程与狭窄过程窗口和导致新申请optical-based CD (OCD)计量和光学检查,”约翰·麦科马克说,技术总监在过程控制解决方案KLA-Tencor。

“产品叠加,CD一致性和热点(设计或过程系统的缺陷)正变得越来越相互联系。多个流程步骤之间的相互作用决定了最终的模式,使其更加难以识别模式变化的来源,”麦考马克说。“这驱动器不仅需要监控fab-wide流程步骤,而且对实现多个检验和计量测量在同一流程步骤——找到解决和防止错误下游移动。”

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