正在出现新的模式选项

随着向10/7nm及以上新器件的转变，几家晶圆厂工具供应商正在推出下一波自对准制模技术。

应用材料、Lam Research和TEL正在开发基于各种新方法的自对准技术。最新的方法涉及多色材料方案的自对齐图案技术，旨在用于开发新的finFETs以及逻辑晶体管内部的结构。其他公司则在开发下一代晶体管和存储器的新方案。

用于逻辑和记忆的形成，自对准模式在半导体制造中，技术属于“模式化”的一般范畴。图案设计是在芯片上开发微小特征和图案的艺术。其他技术也属于广泛的“模式”部分，如极紫外线(EUV)光刻和光学光刻技术等等。

几年前发展起来的自对齐技术利用各种工艺步骤来确保结构彼此正确对齐。通常，新的自对准技术分为两个部分-多个模式，以及自对准触点/通孔和其他结构。另一些人则对第二部分使用不同的名称。Imec将其称为“缩放助推器”，而Applied将其称为“放置”或“材料支持缩放”。

在多重模式中，其思想是在晶圆厂中使用一系列工艺步骤来缩放芯片的特征尺寸。最著名的例子是自对齐双模式(SADP)和自对齐四模式(SAQP)。

除了多种模式之外，芯片制造商还使用不同的自对齐技术来开发晶体管内部的各种结构，例如触点和通孔。业内将这些结构称为自对准触点和通孔。

在一个例子中，英特尔最近推出了10nm finFET技术。使用自对准技术，英特尔在finFET中加入了主动门接触(COAG)结构。其他人正在开发完全自对准的过孔和相关结构。

这些技术常常被忽视，但它们正变得越来越重要。“像COAG这样的自对齐结构是扩展的关键，”英特尔高级研究员兼流程架构和集成总监Mark Bohr说。“英特尔和我们行业的其他公司过去已经应用了自对准功能，例如自对准触点和自对准通孔，这是实现扩展所必需的。”

自对准技术在晶圆厂中使用不同的工艺步骤，如沉积、蚀刻和光刻。其他方案更多地以沉积/蚀刻为中心，采用新材料集。根据设备的不同，它会有所不同。此外，在制版方面还有其他选择，包括直写电子束、定向自组装、EUV、光学光刻和纳米压印。

但是为了帮助行业在自对齐技术方面走在前面，半导体工程公司研究了多模式、触点/通孔和未来方案的趋势。

转向多模式
这个过程开始于一个掩模设备。在流程中，芯片制造商设计IC，然后将其转换为文件格式。然后，基于该格式开发了掩模。

一个光掩模是给定IC设计的主模板。在掩模开发完成后，它被运送到晶圆厂并放置在光刻扫描仪中。

然后，晶圆被放置在扫描仪的单独阶段。晶圆上涂有一种光敏材料，称为a光致抗蚀剂．扫描仪通过掩模投射光线，掩模在晶圆上形成微小图像。

多年来，光刻技术一直是一种简单的工艺。光刻扫描仪使用一次曝光对晶圆上的特征进行成像。这或多或少是一个单一模式的过程。在很长一段时间里，业界认为传统的光刻系统将持续到45nm节点左右。理论上，最新的光学技术——193nm波长光刻技术——应该在80nm的间距或40nm的半间距时达到物理极限。然后，在45纳米技术上，芯片制造商应该转向极紫外(EUV)光刻技术。EUV使用13.5nm波长，在纳米尺度上绘制特征图案。

这从未发生过。EUV的开发比以前想象的要复杂得多，而且这项技术已经被推迟了。现在，EUV的目标是7nm和/或5nm。由于延迟，业界开发了另一种解决方案，即扩展今天的193nm波长光刻与多种图案。

从单一模式转换到多模式并不容易。多年来，业界一直在掩模上使用光学接近校正(OPC)技术。OPC利用微小形状或子分辨率辅助功能(sraf)。sraf被放置在掩模上，从而修改掩模图案以提高晶圆上的印刷适印性。

然而，在20nm时，掩模上的sraf变得过于密集，使得在晶圆上打印可识别的特征变得更加困难。这就是多重模式适用的地方。

在多重模式中，“原始掩模形状被分为两个或多个掩模，这样每个形状周围都有足够的空间，使OPC操作能够使其可打印，”DFM项目总监David Abercrombie解释说Mentor是西门子旗下的企业在一篇博客中。“然后分别打印每个掩模，最终将整个原始绘制的形状成像到晶圆上。”

然后，从22nm/20nm开始，芯片制造商在晶圆厂采用两步方法实现了各种多制版方案。第一步是在晶圆上使用193nm光刻技术和多重刻印技术刻印细小的线条。然后，这些线条被切割成微小而复杂的图案。

对于这些行，业界借用了存储行业中使用的技术——sadp和SAQP。SADP/SAQP使用一个光刻步骤，加上额外的沉积和蚀刻步骤，来定义一个类似间隔的特征。使用SADP/SAQP，芯片制造商可以将器件间距扩展到40纳米以上。

最大的挑战是将这些线条切割成微小的图案。为此，一些芯片制造商使用SADP和SAQP。

另一些人则使用双音阶，这样可以减少30%的音高。这个过程使用两个光刻和蚀刻步骤来定义一个单一的层。这也叫做litho-etch-litho-etch(乐乐)。其他人使用三重模式，这需要三次曝光和蚀刻步骤(LELELE)。

图1:自对准间隔器避免掩模不对中。来源:Lam Research

图2:双重图案增加密度。来源:Lam Research

多重模式扩展了IC的可伸缩性，但也增加了复杂性。首先，每个节点上有更多的流程步骤，这转化为时间和成本。

更困难的是，每个节点上的设备特征都变得更小。最重要的是，这些特征必须精确，并放置在设备每一层的确切位置上。一个28nm的器件有40到50个掩模层。相比之下，14nm/10nm器件有60层，而在7nm时，这一数字预计将上升到80至85层。

总而言之，挑战在每个节点上升级，这增加了过程中出现错误的可能性。“我们可以通过增加功能来制作更小的功能。但是把它们彼此相对放置，这是我们最基本的障碍。你试图将多层图层叠加在一起，而这些图层可能会出错。应用材料．

在图形化中，目标是在精确的位置上绘制微小的特征。如果这些不精确，就会导致不必要的不对中，通常称为边缘放置错误(EPE)。

EPE是IC布局的预期特征和打印特征之间的差异。如果在生产流程中突然出现一个或多个EPE问题，设备就会出现短时间或低产量。

EPE用数值表示。简单地说，EPE等于各种指标的组合- cd均匀性，叠加，线边缘粗糙度(LER)和变化。

图3:多模式过程和EPE挑战。资料来源:应用材料

有些工艺可以很容易地满足所需的EPE数值或预算。但有时，更困难的过程可能会超过EPE的目标水平，从而导致低产量。

有解决方案吗?
那么对于10nm/7nm及以上，最好的制版方案是什么?哪一个项目能达到可持续发展计划的目标?

没有一种解决方案能满足所有需求。和以前一样，芯片制造商根据复杂性、成本和其他因素选择给定的制造技术。

应用材料公司的弗里德说:“有多种方法可以在特定分辨率下获得图案。“会有很多不同的选择。你可以做SAQP。你可以使用EUV/双重图案。你可以做EUV蚀刻。每一种选择都有自己的优点和缺点。客户会有多种选择。”

EUV是一种可能性，因为它承诺减少流程中的工艺步骤数量。定向自组装，多束电子束光刻和Nanoimprint光刻也有可能。

自对齐方案是另一种解决方案。这些技术与其他fab工具一起工作，以帮助调整功能。例如，EUV可以与SADP/SAQP方案相结合，以实现多模式。

一般来说，业界已经将目前的自对准技术扩展到10nm/7nm。但使用传统方法正变得具有挑战性。“随着行业进入高级节点，与尺寸扩展相关的处理挑战变得越来越关键，”Eric Liu表示电话他在最近的SPIE会议上发表的一篇论文中写道。

在论文中，TEL描述了一种新的SAQP方法来执行30nm间距的线切割。“线切割步骤中最具挑战性的模式是没有缺陷形成的单一线切割，”Liu说。“在sub-7nm间距下，由于线间距与30nm相同或更窄，(线切)是最具挑战性的工艺，特别是在单线(线切)工艺上。该设备的产量和可靠性很有可能受到限制。”

为此，TEL设计了一种使用多色材料方法的SAQP技术。(这与在多个图案中使用的多色蒙版布局不同。)

传统上，在SADP/SAQP中，流程涉及各种工艺步骤和不同的材料。一般来说，每种材料的颜色都是一样的。问题是，当使用传统方法进行30nm间距的线切割时，TEL计算出EPE预算超过了7.9nm的目标值。“(线切)过程的主要技术问题是边缘放置误差(EPE)。EPE被定义为导致阻塞掩模放置误差和工艺偏移的变化之和。”

TEL的新方法遵循标准的SAQP流程，包括各种光刻、沉积和蚀刻步骤。但在这种方法中，每种材料根据蚀刻选择性率被分配不同的颜色。例如，这个过程需要两条不同材料的线。每一行都有不同的颜色。然后，一个阻塞蒙版被分配一个不同的颜色。

图4:2L1C从光刻到间隔层3沉积的分步多色工艺流程。来源:电话

简单地说，颜色在流程中充当向导，实现更精确和准确的功能。Fractilia首席技术官Chris Mack在一篇博客中解释说:“如果你用不同的材料制作长线条/空间图案中的每一行，而这些材料具有不同的蚀刻速率，那么在蚀刻过程中就可以切割一行，而不必担心相邻的一行是否会被错位的切割图案损坏。”

不过，一般来说，使用多颜色、多图案的方法是需要权衡的。“我们已经建立了测试结构，作为我们的逻辑应用程序的研发活动的一部分，”Richard Wise，技术董事总经理说林的研究．“通过使用不同颜色(材料)构建线条，后续随机放置的切割过程可以使用选择性蚀刻工艺自对准底层线条。这可以有效地使这些切口的覆盖边缘增加一倍或更多。”

但这增加了更多的流程步骤和成本。Wise表示:“只有在使用标准晶圆厂技术无法满足覆盖预算，并且在复杂性、成本和设计方面的权衡具有经济意义时，才需要这些解决方案。”“产品的采用需要权衡。用于自对齐的多色SAxP改进了覆盖，但牺牲了工艺复杂性/成本和设计灵活性。设计仍然是广泛采用的一个挑战。在这一点上，行业专注于使用其他不需要这些权衡的技术来改善产品覆盖。”

总而言之，带有多色技术的SADP/SAQP并不是桌面上的唯一选择，但它们确实为客户提供了选择。

制作联系人和通孔
尖端芯片由三部分组成——晶体管、触点和互连。充当开关的是晶体管包括一个源，门和漏。

的互联它位于晶体管的顶部，由微小的铜线组成，将电信号从一个晶体管传输到另一个晶体管。通常，一个芯片可能有10到15级铜互连，这些互连使用通孔连接。

连接晶体管和互连电路是一个微小触点的海洋。触点是带有小间隙的3d结构。这个缺口是用钨填充的。

直到最近，芯片制造商在制造触点和通孔方面几乎没有什么问题。以隐形眼镜为例。在大多数芯片中，一个栅极位于两个触点之间。在90nm时，从一个触点到另一个触点的长度约为200nm。到22nm时，该器件的触点空间已经很小了。

为了解决这个问题，芯片制造商转向了自对准接触方案。例如，在22nm工艺中，英特尔将触点放置在栅极旁边。采用自对准方案，金属闸门是凹形的。然后，根据英特尔的说法，氮化硅蚀刻停止层被放置在金属的顶部。触点用钨填充。

实际上，自对齐触点使芯片制造商能够在设备上塞进更多的结构，这一举动提高了整体面积的缩放。

在10nm工艺上，英特尔又向前迈进了一步。它将触点放置在活动栅极(COAG)上。根据英特尔在IEDM上的一篇论文，使用不同的自对准工艺，英特尔使用碳化硅材料作为蚀刻停止层。此外，钴取代了钨材料，降低了线路电阻。

还有其他的例子，例如通过流程完全对齐。多年来，该行业已使接触器和过孔使用damascene-like流动。在触点和过孔中，您可以使用当今的193nm浸泡和多模式在表面顶部形成孔。你用蚀刻器钻一个小洞。然后，你把洞排好，用不同的材料填充。

在先进的节点上，芯片制造商在制造这些自对齐结构时面临着几个挑战。首先，这些结构与多模式(如EPE)具有相同的挑战。然后，触点和通孔变得越来越小，在每个节点上都更难制造。

因此，为了设计接触孔和过孔，芯片制造商希望从193nm光刻切换到7nm/5nm的EUV光刻。结构的其他部分也需要更复杂的制造技术。联系人就是很好的例子。“在过去的好时光里，EPE有很多利润，”应用材料公司蚀刻和图案策略副总裁Uday Mitra说。“现在它不再是一个简单的心理医生了。你实际上是在门上放了一个触点。这就像3D缩放。”

COAG和完全自对准通孔是晶体管内部复杂的、类似3d的模块。许多类似3d的结构更依赖于沉积、蚀刻和新材料。高德纳(Gartner)半导体和电子产品研究主管高拉夫·古普塔(Gaurav Gupta)说:“基本上，锂电池一直是规模扩大的主要驱动力。”“但对于3D设备，当你试图缩放时，它不仅仅是litho。蚀刻和沉积变得很重要。”

为了制造这些结构，供应商开发了一系列工具、材料和流程。应用材料公司的Mitra说:“实现自对准方案的一种方法是使用多种材料、选择性蚀刻、选择性去除和CMP。”“你要尽可能地使用标准材料。”

它还使用了多色材料方案的自对齐技术。具体流程和方案取决于设备。“整个世界都在朝这个方向发展。材料支持的加工正在发生。不仅仅是锂或EUV。不管有没有EUV，你都需要自对齐的方案。你需要材料支持的模式，”他说。

例如，应用材料公司(Applied Materials)称其为“材料支持的伸缩”。材料支持的缩放并不是一个新的市场，但它基本上是当前自对齐技术的演变。“你仍然需要使用自对齐结构。你需要不同材料的组合。处理步骤的顺序可能不同。这是一个由材料解决的图案问题，而不是通过经典的litho收缩或覆盖，”他说。

接下来是什么?
不过，还有更多的原因。Applied和其他公司正在研究一种未来技术，叫做选择性沉积。使用原子层沉积工具，选择性沉积是指在特定位置沉积材料和薄膜的过程。

选择性沉积技术仍处于研发阶段。随着时间的推移，这些技术和其他技术有望实现广泛的未来设备。Gartner的Gupta说:“对于材料实现的缩放，预计将出现用于制造Ge/III-V、纳米线、石墨烯、VFET和TFET的新材料。”

锗(Ge)和III-V材料是下一代晶体管通道的目标。纳米线、垂直fet (vfet)和隧道fet (tfet)是下一代晶体管类型。

显然，自对齐方案将使新设备成为可能，并为IC扩展提供急需的推动力。如果没有这些创新和其他创新，摩尔定律可能会变得缓慢。

有关的故事
EUV的新问题领域
EUV迫在眉睫的问题和权衡
更多光刻/掩模挑战
为什么EUV如此困难
7nm未解决的Litho问题
挑战Mount为掩模
调查:EUV前景乐观