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Verilog-AMS

模拟扩展Verilog
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描述

Verilog-AMS模拟混合信号是一个版本的Verilog标准。这是标准化的Verilog国际(OVI)开放。发展的第一阶段是Verilog-A,连续时间的集合构造必要描述模拟电路。这是基于人们的语言。直接与Verilog-HDL Verilog-A不是为了工作。相似的,而这是一个语言相关的语法和语义,意在模型模拟系统和兼容SPICE-class电路仿真引擎。
1996年Verilog-A标准化了OVI, Verilog-AMS 1.3在1998年发布。2.0版于2000年完成,所有Accellera内进行进一步的工作。Verilog-AMS最后的版本是2.4和2014年发布的基于IEEE 1364 - 2005。这将是最后一次版本因为从那时起,Verilog SystemVerilog所取代。模拟扩展从未交给IEEE。

工作组目前正在对齐的Verilog-AMS SystemVerilog IEEE 1800的工作,或者AMS功能纳入一个新的“SystemVerilog-AMS”标准。此外,工作正在关注新特性和增强功能要求的社区改善混合信号设计和验证,以及延长SystemVerilog断言模拟和混合信号设计小组委员会。

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