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使用语言来创建模型
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使用EDA(电子设计自动化)中的语言进行建模。一种语言通常有一个或多个计算模型,这些模型提供与该语言相关的语义。例如,Verilog暗示了模拟器执行语言的方式,尽管在某些情况下Verilog语义是不明确的。这在流中产生了问题,从语言推断出的模拟和合成语义是不同的。语义定义了一个事件驱动的系统,该系统基于具有门级计时的细粒度并发性。

语义由语法表示。有些语言有多种语法。例如,属性规范语言(PSL)在Verilog、VHDL和SystemC语法中有各种风格。在所有情况下,语言的语义都是相同的。

语言的另一个属性是它们可以表示的抽象。一种语言可能局限于单一的抽象,但一种语言可以表达多个抽象更为常见。例如,Verilog可以在寄存器传输级别或行为级别描述系统。其他语言(如C)能够表达比Verilog更高级别的结构,但C的语义是指令连续流的语义,换句话说,处理器是隐含的执行载体。

设计和验证流程中的不同点支持不同的语言。在电子系统级别(ESL)中,最流行的语言是SystemC。SystemC构建在C和c++之上,并添加了一些建模硬件所必需的概念,例如并发性。正在使用的其他语言如bluspec, OpenCL和MATLAB/Simulink。

在寄存器传输级别(RTL)上,最流行的语言是Verilog,它现在已经发展为SystemVerilog。“系统”这个名字是不恰当的,因为它不太适合描述系统。VHDL是一个主要的竞争者,并且仍然在某些地理领域和应用领域中使用。它在基于fpga的设计中也更受欢迎。

SystemVerilog是用于验证的主要语言,尽管主要竞争对手仍然是用c编写的自制测试平台。e语言也是一个竞争者,并且仍然得到Cadence的积极支持。PSL是一种定义属性的语言。

模拟和混合信号设计主要使用SPICE来实现最精确的模型,并且已经创建了各种抽象,作为Verilog和VHDL的扩展。最近,SystemC已经标准化了一组混合信号的扩展,并且正在将SystemVerilog扩展到这个领域。

非可执行语言也存在。统一电源格式(UPF)定义了电源意图,SystemVerilog和e还包含用于跟踪验证完整性的覆盖模型。IP- xact是一种元数据语言,它可以帮助工具从IP块中组装系统。


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