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英特尔(intc . o:行情)。

上次更新2021年8月23日
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发表8/23/2021马克LaPedus &埃德·斯珀林()。。“在英特尔的雄心勃勃的路线图”的文章链接在这里。

安·凯莱赫技术开发高级副总裁和总经理英特尔,坐下来与半导体工程谈论公司的新逻辑路线图,以及光刻、包装、和处理技术。以下是摘录的讨论。

SE:英特尔最近披露其新逻辑的路线图。除了英特尔3,英特尔公司正在20。与英特尔20,你计划在2024年引入RibbonFET。什么是RibbonFET和如何推动英特尔向前吗?

凯莱赫:RibbonFET业内是我们对别人的名字叫gate-all-around。有些人也称之为nanosheet或nanoribbon。它的下一个晶体管架构,让我们超越finFET。我们利用finFET直到英特尔3并将继续改善finFET的过程。当我们去英特尔20,我们将利用RibbonFET大约相同的等效节点的其他行业。

SE:英特尔finFET时遥遥领先。RibbonFET移动行业发展最先进的节点。你能模式这种技术使用当前版本的极端紫外线(EUV光刻)吗?

凯莱赫:我们是使用现有的EUV0.33数值孔径在我们的开发工具的英特尔20,这是2024年的计划。对于我们的进程在2025年及以后,我们已经与ASML high-NA EUV,这是下一个数值孔径EUV。下一个版本的EUV工具使我们能够得到较小的几何图形。除了这一点,我们将使用一个混合的EUV, high-NA EUV等浸渍和干燥的光刻层。

high-NA EUV SE:为什么突然兴趣,以及你打算使用它呢?

凯莱赫:它让我们搬到更小的几何形状和规模小得多的球,同时也使我们能够延长double-patterning EUV。几年前开始high-NA很感兴趣。有三个公司,与荷兰阿斯麦公司和我们所有人多年来在EUV工作。三年前,我们有一个谈话ASML考虑下一步该怎么走。有认识到整个行业需要去那里。所以我们决定把地上的股份,说我们2025年将驱动它。这将是一个挑战。我们签署了第一个设备,这意味着我们将会是第一个的学习曲线。我们没有EUV 10 nm,目前英特尔7,我们得到我们现在称英特尔4。我们要确保,当我们前进,我们可以保持前沿的EUV的能力。 It will bring a significant amount of learning, but it also will enable us to continue the progression down to the smallest geometries.

SE:这些都是昂贵的芯片来培养。死,你预见到一切都会RibbonFET,或者你预见到这是一个混搭的策略有很多不同的东西吗?英特尔似乎在两个方向。一个是压低光刻曲线。另一边是你有许多不同的技术,迅速进入互联和先进的包装。

凯莱赫:从产品的角度来看,我们有不同种类的包装。基本上,它是一种混搭的策略使用瓷砖,有点像乐高积木。产品设计师可以选择他们想要的和结合各种技术来构建我们的产品。不是所有需要最新的节点上。相反,您可以选择最适合的技术方面的产品,你想要交付。一旦我们得到英特尔20,晶体管将由RibbonFET从那里。但同样,我们将继续使用我们先进的包装技术和驱动前进。然后我们可以交付,使这些不同的构建块我们的产品。为设计师,他们可以混合和匹配提供领导产品给客户。

SE:英特尔已扩大其先进的包装组合,对吧?

凯莱赫:我们的先进的包装技术开始我们的2.5 d包装,EMIB(嵌入式Multi-die互连桥)。然后我们有3 d包装、Foveros。这涉及到一个基本死,你可以堆栈chiplets。我们也有Foveros泛光灯,像节约成本带来更多好处,自从基模不一定是相同的大小前死亡。它也给了你力量的好处。与Foveros泛光灯,我们要一个小肿块,。此外,我们引入Foveros直接copper-to-copper键。这基本上几乎将我们的整体水平。当你面对面的结合,消除焊接,你可以得到一个明显更多的互联每平方毫米。

SE:英特尔将尽可能finFET英特尔3,然后它将介绍其gate-all-around技术。相比之下,三星将推出gate-all-around 3海里。英特尔做同样的事情,为什么不打开RibbonFET英特尔3 ?

凯莱赫:我们知道我们有额外的改进可以使我们finFET路线图,基于我们从一个内在的优化的角度来看。为什么不把这些收益之前过渡到一个非常不同的架构是什么?底线是,正确的时间是什么时候?我们过渡到gate-all-around RibbonFET,基本上是由我们的信念,我们可以从我们现有的finFET提供更多。然后我们让我们的过渡。时间会告诉我们如何业内其它土地gate-all-around介绍。

SE:几家公司一直致力于gate-all-around晶体管很长一段时间。技术的挑战是什么?挑战涉及EUV或其他流程步骤吗?

凯莱赫:近年来,EUV明显已经成熟。它已经达到更全面采用在流程流。这显然使它更容易的几何图形你要打印。早期的EUV,问题是是否EUV是能够做所有的层,这是最终的能力。EUV能力,我会说,真正的进步。这是一个关键的推动者gate-all-around。除了这些问题之外,您还必须考虑你的烟囱高度的建筑丝带本身和你想去多高。您还必须考虑如何处理基质和基质的隔离。这些都是需要解决的挑战,我们有一个途径来解决他们所有人而得到的缺陷和交付的时间框架。

SE:增加密度的问题之一是各种组件芯片供电。解决方案是什么?

凯莱赫:如果我们谈论的是力量,我想谈谈我们的PowerVia。我们PowerVia是创新的关键。当你看今天的流程流,金属化在晶片的前面。基本上,它前面的晶片的功率输出,晶体管和互连金属化。我们PowerVia创新变化。PowerVia,我们能够提供权力背后的晶片。它允许更多的空间的晶片,让我们更放松一点我们的尺寸我们会下降。与此同时,我们可以直接得到电力晶体管功率下降。需要我们到另一个地方处理的整体功率输出的挑战。

SE:所以,你真的能降低电压吗?你有渠道所有设置的驱动电源芯片,对吧?

凯莱赫底线是,你有能力连接到你需要的芯片。在力量方面,电压优化真的可以归结为从最终产品设计者想要的是什么。在一些过程,我们想要运行在一个较低的电压。如果你把你想要的性能,运行它作为一个更高的电压。我们倾向于做在我们的产品。总体而言,我们将能够提供和支持我们需要的设计师。

SE:英特尔PowerVia看起来类似于Imec的埋铁路(BPR)。比BPR PowerVia相同的或不同的?甚至与PowerVia,你仍然需要的铜互联芯片,对吧?

凯莱赫:埋铁路,在最高的层次上,主题是一样的。然而,在如何实现有所不同。我们提供的权力从晶片的后面晶体管。埋电力铁路基本上是把它从正面,所以你有一个不同的架构实现。这是关键的区别。我们相信我们的方式实际上是更好的方法。你仍然需要接触到晶体管,这意味着处理解决晶体管接触电阻信号,需要继续。我们需要继续努力降低所有的各种金属的接触电阻。金属化方案需要继续降低整体阻力。

SE:为什么英特尔改变其节点命名策略?

凯莱赫:整个行业已经成为偏差在节点命名。如果你在谷歌上搜索,你会发现解释为什么英特尔10 nm相当于7海里铸造厂。我们不得不思考使其更容易理解为我们的客户。现在,当他们看到我们的流程节点和名字,他们能够做出更好的决策。为什么是现在?我们介绍IDM 3月2.0的视力,花了很多时间在过去六个月的工作在一个非常详细的路线图。路线图列出了我们将如何回到每瓦特性能校验和性能/瓦特的领导。鉴于我们移动,我们决定现在是时候重新命名的一样好。我们现在让我们花时间关注我们所做的而不是解释一个节点名。

SE:今天,英特尔航运10 nm产品根据其SuperFin技术。(SuperFin finFET技术。)然后,英特尔新一代10 nm产品都是基于一个增强的SuperFin技术。现在,英特尔已经改名为英特尔7。增强SuperFin是什么?

凯莱赫:我们有10 nm SuperFin今天在工厂运行,提供我们的产品像老虎湖。增强SuperFin,目前英特尔7,是下一代SuperFin性能优化。

SE:最近,英特尔有经验的延迟7纳米技术。(英特尔的最初7纳米技术现在被称为英特尔4。)这项技术的地位是什么?

凯莱赫公告:我们做了一个很在当时被称为7海里,现在英特尔4。在这个时间点我们重置里程碑的整体过程开发和缺陷密度。自那以后我们也开始致力于基本上是一个平行的过程,简化工艺流程,提高了我们在这一过程中使用的EUV。我们能够从原始版本的切换流程进入今年的新版本。它会很好。我们已经达到了我们的里程碑在过去的九个月,这给了我信心,我们正在做的工作是将交付。还有其他的改变我们。我已经讲过如何整合我们的路线图来领导每瓦特性能。首先,我们已经发现了大量的项目,我们研发支出和资本来支持。第二,我们有世界一流的工程师在英特尔的技术开发团队。 That was true before, and it is still true now. But how we’re working is changing. Where possible, and where it makes sense, we’re adopting industry standards. Design enablement is a key area for that. With the progression in EDA, we had to catch up so we could set our designers up for success.

SE:英特尔计划五节点在四年内搬到与你的竞争对手,然后一个领导者的位置。这打破了所有的规则从你过去的一个节点每18到24个月,对吗?

凯莱赫:我们将在今年晚些时候发布一个英特尔7的产品。在那之后,我们将英特尔4。英特尔4将在2022年下半年生产,2023年产品发布。英特尔3在2023年下半年。英特尔20将在2024年跟随然后英特尔18进来。我们每瓦特性能获得从一个节点到另一个大于任何一个。这使我们对我们的弥补时间基准的外部竞争。但如果你想赶上和前进,你需要移动得更快。我们谈论的方法将使我们能够这样做。我相信我们有一个非常坚实的路线图来实现这一点。

SE:英特尔的交互与其他行业呢?

凯莱赫:我们也改变了我们使用我们的设备供应商,我们的材料供应商,和EDA供应商。我们不需要发明一切。有很多学习的工业设备供应商已经被证明的。在可能的情况下,我们从最好的生态系统。这允许我们集中资源创新让我们前进。同时,我们已经做了相当多的风险评估和识别领域在这一过程中,可能会有更高的风险。的风险评估,我们可以决定什么类型的应急计划需要建立并确定多长时间我们应该开发这些计划——尤其是对风险较高的地区。显然,你不能创建一个应急计划,否则你会双发展中一切。在英特尔4和节点除此之外,我们一直致力于简化这个过程我们可以减少复杂性在硬件制造。

SE:英特尔已经做了很多工作在chiplets和互联在先进的包。当你进入更加标准化和异构集成,做所有这些组件必须是英特尔的标准?还是所有的组件必须英特尔瓷砖吗?

凯莱赫:如果我们回头看看这随着时间的推移,我们已经从在英特尔和瓷砖瓷砖来自英特尔以外。它是相对简单的,当你有两个瓷砖。今天我们到47瓷砖的包带硅一起从不同的铸造厂和制造商。在产品和设计层面,我们演示了异构硬件的一件事从不同的硬件提供商,以及我们的fpga。这有点像在过去我们有很多芯片板上。现在这些芯片正进入包,我们可以包在一起。我们提供的框架构建块走到一起,这样产品设计师可以说,这个产品我需要这个独特的属性和这是我们的规格。这可能涉及许多不同的工厂,设计团队密切协作与团队过程和包装团队将它集成到一个包中。2023年出来的所有产品,我们的包装团队一直在与各个地方的所有来自硅-内部和外部和工作一切都会兼容。最终,产品内部测试,以确保所有这些标准一起工作。作为一个产业,标准化是一个地方我们可以做更多的工作在未来。

SE:混合结合符合英特尔的路线图吗?这是撞球场扩展在可预见的未来?

凯莱赫:将与混合成键和包将会有各种技术在相同的包中。我们有2.5 d和3 d在一个包今天因为这使给定产品的灵活性。我们会混合成键。这将是一个混搭。至于总体比例的疙瘩,我们期望我们的第一代HBI (hybrid-bonding互连)直接copper-to-copper,将显著增加的肿块的密度每毫米²。我们相信我们可以得到超过10000毫米²与我们所做的我们的第一代HBI。

SE:很多路标像也是半途而废的,而另一些人则喜欢摩尔定律似乎不那么重要。同时,选择一个设计的数量正在增加。这将如何影响你的构建,特别是铸造客户?

凯莱赫:你想要得到最好的产品为客户在给定的时间。这是最高秩序的部分。但是你在菜单上有更多的选择,这是点菜的菜单比固定的菜单。在过去,一切都是根据你使用的节点。我回到设计支持团队,以及之间的设计工作流程和包装。这些团队有很多积极的讨论和辩论的我们如何实现最佳可能的答案对于给定的产品。有一些技术原因的一个版本瓷砖会或不会使用。有很多方法,和供应链本身变得更加复杂。根据特定产品和其独特的特性,它变成了一个讨论我们如何到达那里最可制造的版本的瓷砖以及供应链。

SE:任何新材料被使用吗?我们看到采用钴和钌的兴趣。他人怎么样?

凯莱赫:我们有一个非常活跃的组件之间正在进行的项目研究和材料供应商,以及我们与供应商的技术开发。在这一点上,我不会给你更多的新名称和材料,但是我们不能完全完成了摩尔定律,直到每一个元素周期表上疲惫不堪。


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