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IEEE 1838:测试访问3 d堆叠集成电路架构

标准测试访问体系结构三维堆叠集成电路
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描述

测试芯片制造工艺的一个重要方面是确保只有工作模完成最终的产品。由于与测试相关的成本上升,额外的逻辑已经被放置在芯片,使更完整的测试和减少芯片的时间花在测试人员。芯片的不同部位可能使用不同的策略测试。例子包括综合记忆测试和修复功能,扫描电路逻辑验证和校准电路模拟组件。
目前正在开发的标准将死亡定义测试访问功能,使测试刺激和反应的运输测试本身及其inter-die连接,以及用于测试其他死于堆栈和inter-die连接。

拟议的标准是基于和将与数字scan-based测试访问和他们计划利用现有测试访问端口(例如IEEE Std 1149. x)和片上的适当时机(例如IEEE Std 1500)和design-for-debug (IEEE P1687)基础设施的地方适用的和适当的。


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