人工智能芯片的测试需求,整合多个模具和记忆在相同的包中。
拉胡尔Singhal和Giri Podichetty
第一部分本文讨论了人工智能设计的适当时机(DFT)挑战死亡水平和策略来解决这些问题。这部分侧重于人工智能芯片的测试需求,整合多个模具和记忆在相同的包中。
许多半导体公司采用chiplet-based大规模soc的设计技术和人工智能/毫升加速器。这种技术使2.5 d / 3 d集成异构死于不同的处理节点,称为chiplets,到一个单独的包来满足动力性和设计开发的要求。此外,这种设计风格可以实现更高的收益率通过实现与多个小chiplets死而不是一个整体大死。的主要原因之一使用chiplet-based 2.5 d / 3 d设计AI加速器是因为他们需要执行并行访问和处理大量的数据,这将需要高带宽内存事务和高计算能力。2.5 d chiplet-based AI soc集成高带宽内存(HBM)栈随着processor-chiplets并排在一个插入器如图1所示。HBM技术包括3 d-stacking高带宽传输从内存的内存芯片,和多个processor-chiplets提供一个有效的替代单一的大型计算CPU死会议和产量的要求。一些设计也使用3 d设计多个活动死在哪里放置在彼此之上(图2)。死亡之间的通信栈在3 d设计通过在矽通过(tsv)。
图1:2.5 d chiplet-based设计。
图2:三维设计。
2.5 d / 3 d设备呈现新的针对测试(DFT)的挑战,因为他们的测试需求的扩展包访问的文明程度。传统上,系统级测试(SLT)是用来测试模具,记忆组装的集成这些组件在单个包的变化从SLT制造测试该系统的测试。除了这些设备的DFT解决方案,个人死亡的测试质量也是非常重要的。这是因为最终产品的收益率是高度依赖于组件模具和集成的收益率有缺陷的死在一个multi-chip方案会使整个包装有缺陷。这种新模式的2.5 d / 3 d chiplet-based设计要求先进的测试工具,如Synopsys对此TestMAX提供高质量和完整的文明程度包级别测试解决方案。DFT策略,这些设计可以大致规定解决两个挑战:
在单片死了,针脚很容易访问提供扫描和测试配置数据(测试设置、内存阿拉伯学者逻辑阿拉伯学者等等)。和集成多个chiplets HBM栈在同一包中,许多这样的针是永久利用inter-die /栈沟通和不可以在包级别。这减少了死亡的可访问性和针数测试。这种限制需要访问和测试一些模具通过销可访问性较高的主模使用一种有效的测试数据交付机制。
图3显示了一个示例测试数据交付的结构为2.5 d包插入器和包底物。IEEE Std。1838定义了一个机制来提供测试配置数据通过中小学test-access-port堆叠死(TAP)接口由水龙头针包(蓝色)所示。同样,数据路径扫描数据交付所示黑色从灵活的并口(FPP)扫描网络死亡。FPPs是可选端口定义为IEEE Std。1838年允许可配置性提供扫描数据死于堆栈。在图3中,FPPs可以配置为发送扫描数据死1或2死去。3 d设计,测试配置数据交付给所有模具通过扩展PTAP-STAP通过堆栈结构。对于扫描测试,FPPs整个堆栈用于测试或绕过模具如图4所示。
图3:2.5 d设计显示测试配置(蓝色)和扫描数据通过插入器(黑)死亡之间的联系。死1死2中用来访问测试网络。
图4:3 d设计显示测试配置(蓝色)和扫描数据(黑)连接通过死亡。死1提供了访问所有上面的死。
集成多个chiplets 2.5 d / 3 d方案减少了针的数量可供测试,增加测试时间。除了好处文明程度扫描测试中讨论第一部分本文的织物如流织物是一种理想的解决这个问题,因为它可以在更高的速度比扫描并提供测试数据转移到更广泛的并行扫描网络使用一些测试针。它还避免了需要的可配置性,因为FPP FPPs流结构的固有功能。流面料可以提供更高test-bandwidth结合新技术叫做SiliconMAX高速访问和测试(HSAT)从Synopsys对此利用高速I / o功能(HSIO)等作为PCIe或USB驱动扫描网络。HSAT,几个功能I / o、操作比GPIOs以更高的速度,可以推动更广泛的流结构进而可以推动更广泛的扫描网络。相同的HSIO可用于驱动开发网络交付测试配置数据的设计。流媒体的实现织物和HSAT 2.5 d和3 d设计图5和图6所示。
图5:2.5 d设计显示HSAT逻辑驱动织物与不需要FPP传输扫描数据。HSAT逻辑使用高速I / o功能(作为PCIe或USB)提供扫描和测试配置数据到死。
图6:3 d设计HSAT逻辑驱动织物。
HSAT逻辑可以配置为使用HSIO提供测试数据或者可以绕过使用正则GPIO和利用针。由于HSAT使用测试数据的功能HSIO交付,它使重用攷虑制造测试模式和系统级测试。
本节讨论测试所需multi-chiplet包从2.5 d设计角度;相同的概念可以应用于3 d设计。与单片死了,所需的测试是众所周知的,但multi-chiplet包需要额外的测试由于扩展的设计特性,比如死亡之间的互联,不同的接口协议,内存堆栈包,等等。下面是关键的测试类别,需要与HBM chiplet-based AI设计:
如前所述,实现高产multi-die产品高度取决于组件的产量死了,因此,个人死之前需要测试集成在一起。DFT方法和测试所需的人工智能组件去世了第一部分这篇文章的。文明程度测试采用分层DFT和生成技术来处理大型人工智能与复制处理单元的设计。块层次签署和扫描和测试配置模式是移植的块级别的死。本文还讨论了先进的好处与顺序压缩织物以前扫描数据交付和测试配置机制的技术架构。
一旦组件模集成在一起成一个单一的产品,他们的操作条件的变化,这可能导致短暂的缺陷。这需要单独测试模具在包级别的包。扫描网络,包访问的织物会连接到文明程度织物,这进一步连接到核心级织物,和相同的利用网络。这种集成的网络使文明程度测试模式的重用测试通过移植包访问死于死包级别。这个过程类似于分层测试在文明程度的核心模式移植到死的水平。
主要有三种不同类型的用于chiplet-based D2D互联产品:(a) PHY-based高带宽连接,(b) non-PHY-based互连和(c)任何跟考试有关的互连。PHY-based互联接口如图7所示,高带宽(HBI)用于chiplet之间的高速信号。HBIs的逻辑通常有一个内建自测(阿拉伯学者)机制进行测试,可以控制使用IEEE 1500或IEEE 1687。之间的所有non-PHY-based互联功能路径模需要包装器注册(DWR)提供隔离死于其他模具内部测试模式,使die-to-die互连测试外部测试模式。相应的流程在核心层面实施分层隔离包装测试。dwr控制使用IEEE 1500,如图7所示。功能I / o连接包级别的死针使用边界测试寄存器(BSR)由PTAP使用IEEE 1149.1。任何跟考试有关的死亡之间的互联,如PTAP-STAP,织物,或测试包访问I / o,并不显式地进行测试。
hbm由3 d成堆的高密度DRAM内存模块和一个可选的基本逻辑死。HBM的内存模块连接到体育基础逻辑死与体育在处理死(死1如图7所示)。为了测试HBM堆栈,这条路是拦截HBM测试控制器(HTC)控制使用IEEE 1500。
图7:网络控制和例子使die-to-die (D2D)和HBM测试。
测试访问这些互联通常是通过不同的串行接口,如IEEE 1687, IEEE 1149.1,和IEEE 1500,因为互联可能基于不同的标准或使用第三方IPs,等等。这使它具有挑战性的控制测试从单个接口包级别。解决这个问题的一个有效的方法是通过使用一个本地控制器之间充当桥梁的包界面和测试访问互联。代替开车堵塞开车穿过PTAP IEEE 1149.1, PTAP在IEEE 1687接口与本地控制器,从而驱动阻止使用IEEE 1149.1。本地控制器还使HBI和HBM测试在IEEE 1500与适当的测试设置启动从1149.1包接口。任何符合IEEE 1687 IP死也会使用本地控制器操作。
几种半导体公司采用2.5 d / 3 d chiplet-based AI soc的设计能够提供高计算和内存存取性能。除了所需的测试单片死了,这些设计有新的测试要求由于多种设备的集成,需要新的测试结构来支持测试。IEEE Std。1838定义了一个标准化的、可伸缩的测试访问架构传输测试数据,使测试multi-die stacked-die配置,然而,操作不同的测试逻辑可能涉及处理不同的串行接口。高级的DFT工具需要提供完整的解决方案为2.5 d / 3 d设计包括自动化测试逻辑实现,控制串行接口和测试模式生成。为人工智能架构,了解更多关于DFT参加本教程的话题舒适的会议。
Giri Podichetty Synopsys对此产品营销总监。
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