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标签:DFT

基于不断发展技术的可测试性分析
通过Pawini Mahajan- 2022年12月6日-评论:0

片上系统(SoC)设计的复杂性持续增长，因此制造所需的相应测试设计(DFT)逻辑也变得更加先进。设计团队面临着大量门数的挑战，以及大量内部开发和第三方IP集成到他们的设计中。了解是否可以为这些复杂的设计创建高质量的制造测试需要…»阅读更多

分组扫描测试
通过西门子EDA- 2022年12月6日-评论:0

基于总线的分组扫描数据解耦了测试交付和核心级DFT需求，因此可以完全独立于芯片I/O限制定义核心级压缩配置。为并发测试分组的核心是通过编程选择的，而不是硬连接的。这个概念极大地减少了DFT的规划和实现工作。西门子解决方案的打包熟食…»阅读更多

提高产量的下一步措施
通过劳拉·彼得斯- 2022年11月8日-评论:0

尽管设备尺寸越来越小，系统缺陷越来越多，数据量越来越大，竞争压力也越来越大，但芯片制造商正在大力开发新的工具和方法，以更快地实现足够的产量。无论3nm工艺正在升级，还是28nm工艺正在调整，重点都是降低缺陷。挑战在于迅速确定可以提高产量的指标。»阅读更多

产量是microled的首要问题
通过劳拉·彼得斯- 2022年10月11日-评论:0

微led显示屏制造商正朝着商业化的方向迈进，三星的The Wall TV和苹果的智能手表等产品预计将在明年或2024年量产。这些微型照明器是显示领域的热门新技术，可以实现更高的像素密度，更好的对比度，更低的功耗，以及在阳光直射下更高的亮度-同时消耗…»阅读更多

为下一代设计测试数据流
通过拉胡尔Singhal- 2022年9月8日-评论:0

半导体芯片一直在不断发展，以满足快速转变的应用程序的需求，因此，测试技术也在不断发展，以满足这些芯片的测试目标。回顾大约20年前，应用有限，设计简单，因此对功率、性能和面积(PPA)、周转时间、重复使用和上市时间等的关注很重要，但不是关键……»阅读更多

启用2.5D, 3D堆叠ic的测试策略
通过劳拉·彼得斯- 2022年9月8日-评论:0

改进的可测试性，加上在更多插入点进行更多测试，正成为创建可靠的、异构的、具有足够产量的2.5D和3D设计的关键策略。许多改变需要落实到位，以使并排的2.5D和3D堆叠方法具有成本效益，特别是对于那些希望集成来自不同供应商的芯片的公司。今天，几乎所有的…»阅读更多

测试堆栈:DFT已为3D设备做好准备
通过马丁Keim- 2022年9月8日-评论:0

当现有的先进2D设计已经突破了测试设计(DFT)工具的极限时，开发者对3D设备的DFT管理还有什么希望呢?谁能负担得起工具的运行时间、芯片上的面积需求、模式计数和测试时间?来自专家的答案是肯定的，有一条可扩展的、负担得起的、全面的3D ic DFT解决方案的途径。条策略……»阅读更多

负担得起的3D堆叠模具设备的全面测试
通过西门子EDA- 2022年9月7日-评论:0

在模具尺寸方面面临制造限制的高端半导体产品开发人员正在投资3D堆叠模具技术。这些先进的设计已经将当前的测试设计(DFT)解决方案推向了极限:工具运行时间、片上区域需求、测试模式计数和测试时间。那么，设计师如何为这些新的3D设备管理DFT呢?在本文中，我们比…»阅读更多

半导体测试:领先于纳米器件
通过塔克戴维斯- 2022年6月7日-评论:0

在半导体制造过程中，工程师们不断创新，使更小的晶体管和更高密度的电路成为可能。向finfet的过渡使得7nm和5nm工艺可以实现惊人密度的电路，纳米片晶体管的进步为数字电路降低成本和提高性能的未来发展提供了信心。作为个人…»阅读更多

利用Tessent MemoryBIST实现共享总线内存测试自动化
通过西门子EDA- 2022年4月12日-意见:0

汽车、人工智能(AI)和处理器应用程序的新需求导致内存密集型IP的使用增加。这些应用程序的内存密集型ip为高性能进行了优化，它们通常只有一个访问点用于测试内存。Tessent MemoryBIST为使用这个单一接入点或共享总线int提供了一个开箱即用的解决方案。»阅读更多

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