像城市,芯片需要垂直扩展。
几乎每一个大城市达到一个点在其进化当它耗尽了开放空间垂直和开工建设。这使得更多的公寓、办公室和人每平方英里,同时避免郊区蔓延基础设施成本的增加。半导体是进化一样。摩尔定律正在放缓,和采用新的先进技术节点正在放缓。芯片开发人员再也不能依靠增加密度和速度从频繁的收缩过程和更小的晶体管。大模增加机场容量,但带来更长的信号延迟和可能减少产量。扩张在二维空间是有限的,所以建立成为一个受欢迎的选择。
有几种形式的垂直整合,建立包括2.5 d ICs, inter-die使用钢丝焊接连接,倒装芯片技术,叠包。这些都有约束,限制他们的价值。最高的密度和速度可以获得三维集成电路(3 d ICs)。单片3 d soc与垂直建立在多个活性硅层之间的互联层。这是一个新兴技术没有广泛部署。堆叠3 d ICs包含多个死堆叠,对齐,并结合在一个包中,使用在矽通过(tsv)和混合粘结inter-die通信的技术。堆叠3 d ICs在生产使用,应该视为一个选项来更大的死亡或迁移到昂贵的尖端节点。
3 d ICs适合应用程序受益更多的晶体管在一个给定的足迹。移动SoC是一个例子,受益于晶体管致密化,但受到足迹和高度限制。同样,缓存内存芯片可以堆叠的处理器(或者相反)增加带宽。3 d ICs的自然选择应用程序已经推动的限制一个死在最先进的节点。垂直叠加足迹提供了更快的互联和有一个小于多个封装芯片。将设计成多个小死收益率比一个大死。叠加异构死提供了灵活性,因为不同的生产流程和节点可以混杂在一起。终于可以重用现有的芯片没有被重新合并成一个单一的死,提供成本和降低风险。
尽管他们提供福利和机会,3 d ICs引入新的挑战,必须加以解决。三维硅系统必须架构在一个更全面的方式,考虑到三维。只考虑3 d ICs的叠加2 d芯片上的彼此是不够的。熟悉三方优化,性能和面积(PPA)仍然适用,但它成为优化每立方毫米,而不是每平方毫米。竖直维度必须考虑在所有权衡决定。这些必须做出权衡各个阶段设计IP,芯片方案,架构,实现和系统分析。理想情况下,3 d IC开发团队应该合作设计硅IP, chiplets和包在一起。
电能和热能的挑战是许多3 d IC项目的最大障碍。的供电设计,对于一个给定的足迹功率密度高于传统2 d芯片。设计师必须考虑所有堆叠层发展动力输送网络(生产)。前死在一个3 d IC动力来自一个下模,动力来自一个硅或包类型插入器,这个包。当然,应用更多的权力以同样的足迹意味着更多的热量必须消失。热问题必须预期、建模和解决早期阶段的架构和设计。它不是足够的执行能力和热分析个人死于隔离使用电子设计自动化(EDA)工具。这些创建大型设计反馈循环,不允许收敛到一个最优解最好的PPA每立方毫米一个野心勃勃的计划。
三维集成电路设计团队需要一个统一的平台集成系统级信号,权力,和热分析成一个单一的、紧密耦合的解决方案。这是一个例子的EDA工具必须发展以支持有效的3 d IC开发,同时满足立方PPA的目标。另一个例子,传统2 d印刷电路板(PCB)工具无法处理3 d ICs,集成芯片的方案。典型的PCB可能有10000个连接,而是一个复杂的三维集成电路可能有数十亿美元,远远超过传统的工具可以处理。现有的PCB工具提供任何援助叠加IP-optimized地死去。设计师需要一种方法来组装和可视化完整的堆栈。
为了应对日益增长的兴趣3 d ICs和与发展相关的挑战,Synopsys对此已合并的关键概念和创新成为一个统一的解决方案。Synopsys对此3 dic编译器解决方案是一个平台建立三维集成电路系统集成和优化。它允许开发人员看建筑设计的许多方面,将高水平的自动化手动任务,接受高水平的集成扩展解决方案从先进的包装,并将结果分析集成到设计流程。3 dic编译器包括一套早期权力和热分析综合能力。这提高了设计效率,减少设计迭代的数量以满足PPA的目标。它帮助设计师探索的系统架构,了解系统的性能,确定插入tsv并选择最有效的模叠加的方法。
三维集成电路类型的电子产品有很大的潜力。降低足迹和提高功率效率是有价值的移动设备、物联网(物联网)和其他应用程序空间和能量在哪里。提高性能的能力超出了单个模可以提供理想的计算密集型应用,如高性能计算(HPC)、云计算和数据中心,机器学习和人工智能(AI)和(ML)。3 dic编译器可以帮助开发团队在所有这些领域克服硅三维包装的设计挑战获得最高性能最低的可实现的权力。
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