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IEEE 1076.4硬件描述语言(vhdl)合成方案——浮点

macro-cells在硬件描述语言(VHDL)的建模
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描述

重要的目标(硬件描述语言(VHDL)计划对ASIC库)是加快发展签署质量ASIC macro-cell仿真库用硬件描述语言(VHDL)通过利用现有的模型开发方法。此外由于硬件描述语言(VHDL)门电路级模拟的缓慢,1076.4工作组提供一种机制,允许更快的门电路级模拟使用硬件描述语言(VHDL)。
努力始于1992年,在1993年转移到IEEE 1076.4亚群体。这个组已经存在,在一个标准的计时方法。工作组在1996年出版了自己的第一标准。这是更新在2001年和2009年撤销。

重要包含四个主要元素:
1)模型开发规范文档,它定义了ASIC图书馆应如何在VITAL-compliant指定硬件描述语言(VHDL)为了模拟硬件描述语言(VHDL)模拟器。
2)硬件描述语言(VHDL)包Vital_Timing,定义标准类型和程序,支持发展macro-cell时机模型。延迟选择的包包含的例程,违反时间检查和报告和故障检测。
3)硬件描述语言(VHDL)包Vital_Primitives,常用的组合元素提供了定义为函数和并发程序和支持行为或结构建模风格,例如威的,VitalOR VitalMux4等。程序版本的原语支持独立这个延迟路径和GlitchOnEvent故障检测。此外,通用事实表和状态表指定定义状态机和非常有用的寄存器。
4)重要自卫队地图——规范定义了标准的映射(翻译)延迟文件(SDF),用于支持真正的macro-cells定时参数,硬件描述语言(VHDL)的通用价值观。

2000年版还包含扩展支持内存模型。

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