凹凸与混合粘接先进包装

先进的封装继续获得动力，但现在客户必须决定是使用现有的互连方案设计他们的下一个高端封装，还是转向称为铜混合键合的下一代高密度技术。

这个决定远非简单，在某些情况下可能同时使用这两种技术。每一项技术都在下一代高级软件包中增加了新的功能，但它也有自己的一套权衡和挑战。

多年来，业内一直使用传统的铜微凸点作为许多中高端封装的互连方案。微小的铜凸起在模具上形成，然后连接并组装成一个封装，在设备之间提供小型、快速的电气连接。最先进的微凸点使用40μm间距，即25μm凸点尺寸，模具上相邻凸点之间的间距为15μm。未来，凸点可以缩小到20μm或10μm间距，但这也带来了其他挑战。

微凸起可能以10μm的间距撞击壁面，这促使人们需要一种称为铜杂化键合的新技术。针对10μm及以下的间距，混合键合连接模具使用微小的铜-铜连接，而不是凸点。它提供了更多的互连密度，支持类似3d的包和高级内存立方体。但是混合键合也给晶圆厂带来了一些挑战。

尽管如此，经过多年的研发，混合粘接在一些供应商几乎已经准备就绪。有些人没有等到铜块撞到墙上。相反，他们计划在竞争前部署混合键合技术。

该公司高级封装业务部门董事总经理Manish Ranjan表示:“一些逻辑和内存客户正处于部署混合粘接解决方案的不同阶段林的研究．“关键的挑战之一是提出具有成本效益的集成方案，特别是在要求低温粘接和提高粘接过程中对准精度的应用场合。从电镀的角度来看，我们相信晶粒工程将成为实现下一代混合键合解决方案的重要手段。”

例如，AMD计划在今年年底推出3D V-Cache，这是一种基于sram的缓存设备，通过混合bonding技术堆叠在处理器上。这是由AMD的代工合作伙伴台积电(TSMC)制造的，该公司在混合键合方面有积极的计划。

但并不是所有公司一开始都转向混合键合。例如，英特尔计划扩展凸点，稍后将迁移到混合键合。GlobalFoundries、Imec、Leti、三星、UMC、Xperi和其他公司都在研究这项技术。事实证明，该行业既需要微凸点，也需要铜杂化键。每种技术都有自己的位置。但可以肯定的是，很大一部分包不需要高级互连。

尽管如此，下一代互连的重要性不仅仅体现在连接芯片上。它们推动了更先进的封装以及芯片模型的发展。对于小芯片，芯片制造商可能在库中有一个模块化芯片菜单。然后，客户可以混合和匹配这些芯片，并将它们集成到现有的高级包或新架构中。

所有这些反过来可能会重塑芯片设计和制造的格局。传统上，为了改进芯片设计，供应商会开发一个系统级芯片(SoC)。每一代，厂商都在SoC上增加了更多的功能。但在每个新节点上，这变得更加困难和昂贵。因此，虽然这种方法仍然是新设计的一种选择，但业界正在寻找替代方案。另一种获得规模化好处的方法是将复杂的芯片放在高级封装中，越来越依赖于异构集成。

Chiplets这是一种异构集成形式，有望实现模仿当今SoC的新架构，但开发成本更低。“我们将会看到更多这样的事情。明年你会看到越来越多的芯片设计，”TechSearch International总裁扬·瓦尔达曼(Jan Vardaman)说。

图1:AMD的3D V-Cache将缓存堆叠在处理器上。来源:AMD

摩尔定律终结?
几十年来，集成电路行业一直试图跟上时代的步伐摩尔定律每18到24个月，芯片中的晶体管密度就会翻一番。但从十年前开始，在20nm工艺上，芯片制造商开始用finFETs因为小晶体管上的栅极结构不足以控制电流泄漏。在设备关闭后，晶体管继续泄漏，继续消耗电池。

英特尔在2011年推出了22nm的finfet，使用所谓的三栅极结构，在“关”状态下控制三个点的泄漏，并在“开”状态下打开垂直栅极时允许更多电流通过。铸造厂随后推出了16/14纳米的finfet。

但是finfet也更加复杂，从而提高了设计和制造成本。IBS首席执行官汉德尔·琼斯(Handel Jones)表示，7nm芯片的设计成本约为2.17亿美元，而28nm芯片的设计成本为4000万美元。

对于7纳米及以下的芯片，功耗和性能优势已经开始下降，这让许多人意识到开发SoC并不总是正确的解决方案。“单一模具的方法迫使一刀切的解决方案，这不是最优的，”华特吴说，业务发展副总裁联华电子．

因此，该行业正在寻找替代方案，例如先进的包装，这有望解决系统中的几个问题。例如，供应商可以将大型SoC分解为较小的芯片，并将它们合并到一个包中，从而创建高级的系统级设计。“因此，系统可以通过使用最好的处理器组件和最优的性能/成本过程节点来优化，”来自中国的高级项目经理小刘说布鲁尔科学他在IEEE电子元件与技术会议(ECTC)上发表的一篇论文中写道。

对于这个和其他应用程序，有几种方法可以将芯片集成到包中，例如扇出。在扇出的一个例子中，一个DRAM芯片堆叠在封装中的逻辑芯片上。

2.5D是另一种选择。在2.5D中，模具被堆叠在一个中间体上，其中包含在矽通过(tsv)。另一个选择是3 d-ics在那里，逻辑上的逻辑或内存上的逻辑堆叠在一个类似3d的包中。

这些技术都不会取代传统的soc，但它们可以用来补充传统的soc。事实上，先进的芯片通常被集成在先进的封装中。包装提高了设计的性能。

展望未来，还存在一些不确定性。芯片制造商正在大力发展5nm芯片，3nm及以上的芯片正在研发中。很难预测什么时候，但在某个时候，传统的芯片扩展将会动摇。当这种情况发生时，该行业将需要包装方面的帮助，以保持在路线图上。这就是为什么晶片模型很重要。在未来的一个场景中，供应商可能会在类似3d的包中集成芯片，创建模仿传统SoC的系统级设计。

尽管如此，如今有许多包装选择与bump和其他互连方案。杂化键也在其中。那么最好的选择是什么呢?

做碰撞动作
今天，许多不同的实体开发包——idm、代工厂、osat和研发组织。idm制造和销售自己的芯片，一些供应商也有自己的内部包装业务。晶圆代工厂为其他人生产芯片，一些供应商为客户提供封装服务。OSATs为第三方提供包装服务。

几十年来，半导体行业一直使用线键合来制造封装。在金属线接合器中，芯片是用细小的金属线缝合到封装上的。根据TechSearch的数据，如今，大约75%到80%的封装是使用线粘接组装的。

然而，线键合并不能为处理器和其他芯片提供足够的I/ o。“I/ o是指将信号和/或电源和接地连接送入封装或从封装中取出的连接，”该公司高级工程总监John Hunt解释道日月光半导体．

因此，早在20世纪60年代，业界就开发了倒装芯片技术，以提高封装中的I/O计数。倒装芯片是一种互连方案，提供从一个晶片到另一个晶片或从一个晶片到一块电路板的连接。

倒装芯片用于制造各种封装类型。最初，在倒装芯片流程中，微小的焊料球在芯片顶部形成。该设备翻转并安装在单独的模具或板上。模具或板由垫块组成。焊锡球落在焊盘上，形成电气连接。

焊锡球直径为75微米至200微米。虽然它们今天仍在使用，但由于尺寸的原因，其用途是有限的。从2005年的65纳米开始，英特尔和其他公司转向了铜微凸点。在流动中，模具上形成微凸点。使用相同的倒装芯片工艺，凸模被连接并组装成封装。与焊锡凸点相比，铜微凸点能够以更小的间距和更好的导热性实现更多的I/ o，这就是为什么它们已经成为许多中高端封装的主流互连技术。

在高端市场，高带宽内存(HBM)就是一个例子。HBM用于高级封装，将DRAM模具堆叠起来，并以40μm间距将它们连接起来。HBMs为系统提供了更多的内存带宽。

另一个例子是，英特尔最近推出了一个3D CPU平台，将一个10nm处理器核心和四个22nm处理器核心结合在一个包中。设备采用36μm凹凸间距堆叠。

铜凸起由铜柱和锡/银合金焊锡帽组成。为了制造铜凸点，表面上沉积了凸点下冶金(UBM)。然后，在UBM上应用光刻胶。想要的凹凸尺寸是图案和蚀刻，形成一个小的缺口在抗蚀剂。在表面镀上一层铜，在缝隙中形成一个支柱。在某些情况下，这种材料被回流或加热，形成凹凸。

为了在封装中堆叠和连接凸模，工业上使用热压缩键合(TCB)。在操作中，TCB粘结机拿起一个模具，将凸点与另一个模具的凸点对齐，然后使用力和热将凸点粘结起来。然而，TCB是一个缓慢的过程。

在40μm间距之外，最大的问题是开发具有更细间距凸起的下一代封装或部署混合键合是否有意义。答案取决于产品和应用。下一代碰撞和混合连接太昂贵了，大多数应用程序都不需要。

“需求是由成本驱动的。沥青越细，加工成本就越高，”Promex的CTO Annette Teng说。“我们仍然看到140μm到150μm的粗间距封装。这仍然是主流，而且短期内不会改变。目前已经出现了110 ~ 120μm的产品，但40μm以下的产品还处于研究开发阶段。”这需要一套全新的面具和技术，所以我们认为它不会在短期内成为主流。”

尽管如此，一些idm，代工厂和osat能够开发超过40μm的凸距。他们可以利用现有的流程来开发更精细的软件包。但并不是所有的公司都有能力进行混合债券。这需要一个有昂贵设备的晶圆厂。

从技术的角度来看，使用微凸点和混合键合之间有明确的界限。微凸点的间距在10 ~ 20微米及以上，而混合键合的间距在10微米及以下。

可以将高端封装中现有的凹凸间距扩展到40 μ m以上。“随着对硅对硅3D封装的异构集成需求的增长，人们对降低模对模互连间距产生了极大的兴趣，因为较小的间距可以实现更简单、更高效的电路，从而降低功耗并降低设计复杂性，”英特尔工程师赵志(音)Li表示。

这里的工作已经开始了。“明年，我们有几个客户将在2022年开发35微米间距，产品将在2024年至2025年推出，”该公司高级包装开发和集成副总裁Mike Kelly表示公司．“对于主流计算来说，35微米将在2025/2026年变得普遍。”

包装公司已经演示了20µm和10µm的凹凸间距，但仍存在一些重大挑战。在包装中，微凸起必须均匀。如果结构有变化，包可能会遇到一些可靠性问题。

然而，在更细的间距，凸起更小，焊料更少。当间距为40μm时，凹凸尺寸为25μm。当间距为20μm时，小于10μm。在此过程中，可能会出现较小的凸起和焊点问题，如裂纹和空隙。

“这种精细微凸点互连的主要挑战来自凸点共面性，”来自日联半导体(ASE)旗下Siliconware的技术经理Mu Hsuan Chan在ECTC的一次演示中说。“由于在更细的微凸距上有更细的焊料体积，焊料在焊点形成后迅速消耗，并可能形成空隙。焊点内的空隙会降低焊点的可靠性。

英特尔探索了实现20μm和10μm间距的微凸点的方法，并在一项研究中报告了这一发现。该公司设计了带有凸起的测试芯片。然后，分析了各种TCB刀具的放置精度指标。最佳刀具可放置99.9%的模具，对准精度优于2.1μm。

TCB工具的螺距为20μm，但如果是10μm，情况就不一样了。根据英特尔公司的说法，使用精度很高的TCB，该过程导致了错误的焊点。

英特尔和其他公司正在寻找方法将凹凸扩大到10μm，包括使用新的扩散阻挡金属。这些物质会存在于铜凸点和焊料之间。有一些很有希望的候选人。然而，即便如此，仍有许多挑战和未知。

混合键合法
在大约10μm及以下，行业将需要铜杂化键合，有些甚至在凸点达到极限之前就会跳到杂化键合。

混合键并不新鲜。从2016年开始，索尼开始销售使用该技术的CMOS图像传感器。智能手机包含摄像头，每个摄像头都由一个图像传感器供电。

对于图像传感器，供应商在晶圆厂开发逻辑晶圆。然后，供应商用图像传感器处理单独的晶圆。使用晶圆键合器，两个晶圆使用细间距铜-铜互连键合。它是介电到介电键，然后是金属到金属的连接。单个芯片在晶圆上切丁，形成图像传感器。

混合键合在包装中的工作方式相同，但它更困难。这就是为什么用于包装的混合键合多年来一直停留在研发阶段。

这种情况即将改变。该行业正在研究三种铜混合键合流程，包括晶圆到晶圆、晶圆到晶圆和模对模。晶圆到晶圆包括堆叠和连接两个晶圆，晶圆到晶圆堆叠一个晶圆上的芯片，等等。

混合键合可以实现各种可能的芯片架构，主要用于高端应用。UMC负责企业营销的助理副总裁Michael Wang表示:“除了人工智能，我们还看到了使用混合键合的高性能计算机、gpu、挖掘处理器、游戏处理器以及图像传感器。”

今天，有几个实体正在研究混合键合。在ECTC上，供应商们就以下技术发表了论文:

• A*STAR设计了一个10 x 10mm的测试芯片，具有12µm的垫间距。
• 夫琅和费演示了10μm混合键合流。
• Imec设计了一个堆叠的面对面和背靠背流程。
• 英特尔试制了包括10nm finFET在内的测试芯片。
• Leti设计了一种混合键合到5μm间距的路径。
• 三星演示了使用混合键合的3层晶圆键合。
• UMC展示了tsv的bond前鉴定过程。

AMD是这方面的早期采用者之一。AMD最近披露了64MB SRAM的开发，该SRAM使用混合bonding技术堆叠并绑定在Ryzen 5000处理器上。这两款器件都基于台积电的7纳米工艺。这款设备预计将在今年年底上市。

AMD的3D V-Cache是我们Zen 3内核高速L3缓存的三倍。(它支持)超过2tb / s的带宽，”AMD首席执行官苏姿荣(Lisa Su)在最近的一次演示中表示。这是一个潜在的游戏规则改变者。苏说，混合键合的互连密度是微凸点的15倍，能源效率是微凸点的3倍。

AMD的代工合作伙伴台积电(TSMC)研究混合键合已有一段时间。台积电称之为集成芯片上的系统(SoIC)，它可以实现新的类似芯片的架构。

其他公司则围绕SoIC开发产品。

“我们看到的趋势是，越来越多的客户希望找到一种方法，将不同的部件集成在一起。他们希望将不同功能的芯片混搭在一起，”台积电高级副总裁张凯文(Kevin Zhang)表示。“这种商业模式与我们的晶圆业务没有什么不同。我们与客户一起确定正确的芯片和集成方案。当我们把不同的芯片堆叠在一起时，每个芯片都来自我们的客户。它们都是客户特定设计的IP。他们选择自己想要融入的面料。我们提供解决方案，帮助客户集成不同的芯片与不同的先进集成技术。我们提供的IP是基础IP，就像一个标准库和SRAM内存编译器。这些都是构建的基础。 When customers design a chiplet for a given application, they leverage our foundational IP. We partner with EDA vendors to build a common design platform, allowing customers to integrate different IPs together. At the chiplet level, the design is owned by the customer.”

联华电子和其他晶圆代工厂也在开发类似的商业模式。但开发使用混合键的产品具有挑战性。UMC技术总监Tony Lin表示:“混合键合的最大挑战是晶圆表面清洁度、晶圆翘曲，以及模具中铜和介电材料之间的台阶高度。”

这个过程从晶圆厂开始，在晶圆上处理芯片。然后，晶圆经历单一的大马士革过程，形成铜-铜互连。为此，氧化物材料沉积在晶圆上。在氧化物材料上刻蚀出微小的孔。通过使用沉积工艺填充铜。第二个晶圆经历相同的过程。

此时，假设您正在使用晶圆到晶圆的工艺开发芯片产品。使用乐提的晶圆到晶圆流程，每个晶圆上都有两个大马士革铜能级。顶层由铜垫组成，而底部则包含铜通孔。然后，使用化学机械抛光(CMP)工具对晶圆上的铜垫进行抛光。使用晶圆键合器，将顶部晶圆翻转并与底部晶圆键合。

“铜垫的间距决定了对准规格。Leti 3D集成项目经理Emilie Bourjot解释说:“为了确保通过键合界面的电接触，需要良好的对齐能力。”“直接混合键是指在SiO中由铜互连组成的两个表面的分子键合₂矩阵。当这两个表面在室温下紧密接触时，范德沃尔斯键就会产生附着力。这些键在热平衡后转变为共价键和金属键。”

图2:晶圆之间的流动。来源:Leti

图3:晶片到晶圆的流动。来源:乐提晶片与晶片混合键合流程。来源:Leti

芯片到晶圆则更为复杂。在一个例子中，SRAM模具是在晶圆上加工的。使用混合键合，在模具上形成铜互连。骰子是骰子。

cpu在单独的晶圆上处理。铜互连形成在顶部。使用绑定器，SRAM芯片被翻转、堆叠并绑定到每个CPU。

在该流程中，两块晶圆经过大马士革工艺，然后进行CMP。CMP具有挑战性。如果晶圆被过度抛光，在键合过程中，一些铜垫可能无法连接。如果未抛光，铜渣会造成短路。

然后，几种类型的计量系统表征表面形貌。Bruker应用开发高级经理Samuel Lesko表示:“对于3d - ic，我们看到越来越严格的计量控制。“模具平整度、衬垫上的局部凹坑以及衬垫上的粗糙度都非常关键。”

顶部晶圆中的芯片被切成丁并放置在支架中。下一步是结合。在操作中，倒装芯片粘合机将直接从切模架或支架中取出模具。然后，系统将把模具放在一个主晶圆或另一个模具上。这两种结构在室温下结合。

这不是一个简单的过程。“我们面临的挑战是在系统仍然能够提供良好吞吐量的情况下保持良好的精度(<1µm)。在系统中，快速的龙门架会产生振动，位置精度有限，”Birgit Brandstätter说，他是Besi研发部门的资金经理。“清洁是另一大挑战。混合粘接几乎不需要任何缺陷，而移动的机器部件会产生颗粒，扰乱清洁空气的线性流动。因此，机器的设计和材料必须符合洁净室的标准，以及它们的关键功能。”

结论
高级包装是一种具有多种选择的使能技术。现在，高端市场有了更多的互联选择。

这些选项将使更先进的封装成为可能，为可能重塑半导体格局的新设计铺平道路。

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