先进包装的下一波浪潮

封装公司正在准备下一波先进的封装，使新的系统级芯片设计适用于一系列应用。

这些高级封装涉及一系列技术，如2.5D/3D、芯片、扇出和系统内封装(SiP)。反过来，每一个都提供了一系列的选择，用于在先进的封装中组装和集成复杂的模具，为芯片客户提供了许多可能的方法来区分他们的新IC设计。

但是每种包装方法都有其自身的权衡。此外，可能的配置如此之多，即使对最复杂的设计团队来说，为特定应用程序做出选择也是一项挑战。

尽管如此,先进的包装在整个半导体行业发挥着更大的作用，而且这一趋势可能会持续下去。网络设备、服务器、智能手机甚至手表都是采用先进封装的应用。并非所有芯片都需要高级封装。事实上，绝大多数芯片都是在成熟和商用封装中组装和封装的。但即使对于这些产品，IC供应商仍然需要更小尺寸和更好的电气性能的新封装。

先进的包装有望解决这些和其他挑战。例如，在系统中，数据在单独的处理器和板上的内存设备之间来回移动。但有时这种交换会导致延迟并增加能量消耗，这被称为内存墙。解决这个问题的一种方法是将内存和处理器更紧密地结合在一起，并将它们集成到一个包中。

这并不是高级包装的唯一应用。传统上，为了改进设计，IC供应商开发了一种集成电路ASIC．然后，供应商将在每个节点上缩小不同的功能，并将它们打包到ASIC上。但是这种方法在每个节点上都变得更加复杂和昂贵。许多人正在寻找替代方案。获得扩展优势的一种方法是在高级封装中组装复杂的芯片。在某些情况下，先进的封装以较低的成本模仿传统的ASIC。

在一个封装中组装不同的复杂的模具有时被称为异构集成。“我们看到的是包装的复兴，设计的复兴，以及许多领域的异质集成的复兴，”微软公司的研究员兼高级技术顾问Bill Chen说日月光半导体他在IMAPS最近举行的第17届设备封装国际年会上发表了讲话。

在IMAPS和最近的其他活动上，供应商提供了更多关于他们的新包的细节，并提供了未来的一瞥。其中包括:

• 三星推出了3D技术，将逻辑和内存芯片堆叠在一个封装中。该公司还设计了将AI处理功能和内存结合在一起的包。
• 安可、日ASE和台积电正在开发新的高端扇出封装，集成了逻辑和更多的存储立方体。他们还在为5G手机和其他应用程序开发扇出。
• i3正在开发SiP堆叠技术。
• 许多人都在追求小芯片。为此，芯片制造商可能在库中有一份模块化芯片(或小芯片)的菜单。客户可以混合和匹配这些芯片，并使用一个封装中的模对模互连方案将它们连接起来。

图1:先进包装的主要趋势。来源:解放军的

2.5 d / 3 d
今天的系统包含内存、处理器、存储器和其他组件。内存和存储有不同的形式，并被安排在一个层次结构中。在层次结构的第一层，静态存储器是集成到处理器中以支持快速数据访问的快速内存类型。动态随机存取记忆体，用于主存，是独立的，位于一个模块中。磁盘驱动器和固态存储驱动器用于存储。

在pc中，这些单独的组件被组装在一块板上。但是这种拓扑结构对于数据中心中的服务器来说效率很低。在每个单独的组件(即处理器和内存)之间来回移动数据会产生延迟。

多年来，供应商开发了各种解决内存墙的软件包，即2.5D/3D。2.5D/3D包在业界已经使用了几年，通常用于网络设备和服务器等高端应用。

在2.5 d，模具堆叠或并排放置在模具的顶部插入器，其中包括在矽通过(tsv)。interposer作为芯片和电路板之间的桥梁，提供更多的I/ o和带宽。

在一个例子中，anFPGA而且高带宽存储器(HBM)并排放置在2.5D封装中。HBM是一个DRAM内存堆栈，它可以提高系统中的内存带宽。“这是人工智能的一个非常重要的因素，”Mike Kelly说，该公司高级包装开发和集成副总裁公司他在IMAPS的一次演讲中说。“你可以让HBM DRAM栈靠近处理器。基本上，你可以在更低的功率点上获得更多的内存带宽。你不需要将所有数据从包中来回推到其他形式的内存中。”

但2.5D技术造价昂贵，制作难度大。以HBM为例。使用不同的工艺步骤，在每个DRAM模具的顶部形成微小的铜微凸点和支柱。翻转一个模具，模具两侧的凸块粘在一起。凸起和支柱在不同的设备之间提供了小而快速的电气连接。

最先进的微凸起/柱是间距为40μm的微小结构。立柱高度为15μm ~ 30μm，研发阶段为10μm ~ 20μm。该公司薄膜产品管理总监Priya Mukundhan表示:“随着凹凸尺寸的减小，出现了几个关键的可靠性问题上的创新，在一篇论文中。“为了使微凸起可用于堆叠，它们的个体高度和模面度必须以非常高的精度和精度测量。”

与此同时，未来行业将继续开发2.5D的新形式。一方面，内存供应商正在以更小的几何形状开发新的更快的dram，从而实现更高容量的HBMs。

例如，三星的新HBM2E技术比以前的版本容量增加了一倍。最新版本在一个缓冲芯片上堆叠了8个10nm级16gb DRAM芯片。三星的HBM2E解决方案提供16GB容量，数据传输速度为3.2Gbps，每堆栈的内存带宽为410GB/s。

此外，三星最近还推出了两款新一代2.5D技术。首先，三星推出了I-Cube4，这是一种2.5D解决方案，在一个封装中容纳四个HBM2E堆栈和一个逻辑芯片。其次，该公司推出了HBM- pim，这是一种将HBM与AI处理单元集成在同一个包中的设备。HBM-PIM通过在每个内存库中放置一个经过dram优化的引擎，将处理能力直接带到数据存储位置，从而支持并行处理，同时最大限度地减少数据移动。

三星将把机器学习功能加入到手机包中。作为人工智能的一个子集，机器学习可以处理大量数据并识别系统中的模式。三星内存产品规划高级副总裁Kwangil Park表示:“HBM-PIM是业界首个可编程PIM解决方案，专为各种人工智能驱动的工作负载量身定制，如高性能计算、训练和推断。

机器学习将2.5D推向其他方向。一段时间以来，IC供应商为AI开发了新的芯片架构。许多这样的芯片架构必须容纳更多的HBMs和逻辑芯片。在某些情况下，具有许多芯片的大型芯片架构不适合2.5D封装中的单个中间体。它可能需要两个或更多的插入器来容纳所有的模具。

为了开发大型插入体，芯片制造商使用光刻扫描仪在晶圆上绘制多个插入体的图案。该扫描仪可以在26毫米X 33毫米的区域内打印特征。该字段大小表示许多人所说的划线限制。

所以十字线尺寸的中间插入物大约是26mm x 33nm。一些芯片架构需要一个比十字线尺寸更大的插入体。根据Ultratech和其他公司的一篇论文，“一个大面积的插入器可以通过将插入器设计分成多个部分来制造，每个部分都小于步进重复光刻系统的最大场尺寸。”(Ultratech为Veeco所有。)

一旦晶圆被加工，个别的中间体被缝合在一起，形成一个更大的中间体。例如，一个2.5D封装，中间插入器的尺寸是十字线的2倍(<1,600mm²)，可以容纳一个大型逻辑芯片和2到4个HBMs。2.5D封装是网线尺寸的4倍和6倍，甚至更大，目前正在运输或研发中。

在2.5D之后，下一个大事件是3 d-ics，它将逻辑堆叠在内存上，或将逻辑堆叠在逻辑上，在一个高级包中创建系统级设计。英特尔(Intel)、三星(Samsung)、台积电(TSMC)等公司都在研发3d - ic。例如，三星最近推出了X-Cube。在一个应用中，三星将SRAM芯片堆叠在逻辑芯片上。

这解决了一个主要问题。在系统中，SRAM速度很快，但它占用了太多的板子空间。三星电子副社长尹承旭(音)解释说:“(在逻辑上叠加SRAM)可以在更小的空间内增加存储空间。”

除了2.5D/3D之外，还有其他应用。例如，一个系统有一个具有多个组件的板，但一个模具和/或封装可能有故障或过时。开发一个新的董事会没有什么意义。为了解决这个问题，QP技术开发了一种新的中间体设计方案。

首先，你采购一个新的模具和/或包。然后，QP技术公司开发了一种插入器。插入体的顶部与新设备的占地面积相匹配。底部与主板上旧设备的占地面积相匹配。

此解决方案可用于任意数量的包类型。QP Technologies销售和营销副总裁Rosie Medina表示:“我们设计了带有匹配凸起着陆垫的中间插入器，该着陆垫具有延伸至可焊线垫的痕迹。“接下来，我们将倒装芯片芯片与插入体绑定，然后将插入体上的绑定芯片连接到现成的封装中。最后，我们从中间体粘接到包。客户现在有一个标准的包，他们可以测试或组装到他们的电路板上。”

扇出扩展
虽然2.5D/3D包提供了很高的I/O计数，但由于中间插入器的成本，该技术非常昂贵。这反过来又推动了对没有中间人的高级方案的需求。

这就是高级包类型调用的地方扇出适合。在扇出的一个例子中，一个DRAM芯片堆叠在封装中的逻辑芯片上。扇出不包含一个中间，使其比2.5D更便宜。

在扇出流中，芯片在晶圆厂的晶圆上加工。芯片被切成丁并放置在一个类似晶圆的结构中，该结构中充满了环氧模具化合物(EMC)。这被称为重构晶圆。

然后,再分配层(RDLs)在包中形成。RDLs是铜金属连接线，将封装的一部分电连接到另一部分。RDLs是通过线和空间来测量的，它们是指金属痕迹的宽度和间距。

RDLs取代了2.5D中昂贵的中间体，但也存在一些挑战。“当芯片被EMC复模时，所得到的重构晶圆通常具有显著的应力和翘曲，”美国半导体研究所研究员阿瑟·索萨德(Arthur Southard)说布鲁尔科学，在一篇论文中。在这种情况下，可以使用(临时粘接)材料来帮助控制晶圆翘曲。”

然后，当模具嵌入到化合物中时，它们倾向于移动，导致一种不必要的效果，称为模具移位。这会影响产量。

还有其他挑战。“下一代RDL应用面临新的电镀和集成挑战，”Manish Ranjan说林的研究．“细线RDL的主要开发工作包括晶粒工程和切边性能管理。随着各公司推出新的1μm以下RDL结构集成方案，我们预计电镀工艺将类似于大马士革工艺。”

展望未来，供应商继续开发扇出，它分为两个部分——标准密度和高密度。标准密度扇出适用于移动和物联网(IoT)，定义为小于500 I/ o，线路和空间大于8μm的封装。高密度扇出的I/ o大于500i / o，线路和空间均小于8μm。

几家供应商正在为5G智能手机开发高密度扇出包。扇出封装将射频芯片和天线组合在同一个单元中，从而提高信号质量。“封装天线模块是5G发展的重要组成部分，”日月光半导体的陈说。

Amkor, ASE, TSMC和其他公司正在开发带有HBMs的高密度扇出包，用于服务器和网络设备。在某些情况下，带有HBMs的高密度扇出与2.5D竞争。2.5D和扇出都是可行的，都有自己的一席之地。

“一般来说，对于拥有四个或更多hbm的大型系统，大多数客户都选择2.5D，”Amkor的Kelly说。“对于更小的系统和新设计，我们看到一些产品被设计成S-SWIFT，大多数带有两个或更少的HBMs。”

S-SWIFT是Amkor高密度扇出线的名称。“使用高密度扇出创建多模模块，然后将该模块连接到标准倒装芯片IC封装基板上。该技术具有4-6层的RDLs，在研发中采用1.5μm/1.5μm的2μm线和2μm空间。”

与此同时，日月光还在开发更先进的扇出技术，称为基板扇出芯片(FOCoS)。“多模封装有1个ASIC包围8个芯片，使用日月光的扇出芯片最后版本的foco组装。它有三个相互连接的RDL层，加上两个UBM层，一个用于C4凸起，一个用于与外部世界的包装连接，总共有6个金属层。目前的设计使用2μm线/间距的RDLs，在工程上有更细的线/间距，”日ASE高级工程总监约翰·亨特说。“日ASE还与客户合作开发其他组合模具，以及使用嵌入式桥接模具实现高密度互连的foco。”

其他扇出技术也在研究中。在IMAPS上，Nepes介绍了其首个m系列扇出技术，这是一种将存储设备堆叠在逻辑芯片上的封装对封装解决方案。

Nepes的m系列扇出可以在圆形晶圆或600mm x 600mm面板上制造。与圆晶圆相比，面板可以处理更多的封装，从而降低了成本。例如，一块300mm晶圆可以处理2500个6mm x 6mm封装，而一块600mm x 600mm面板可以容纳12000个封装。在大型方形面板上进行扇形包装则更为困难，预计短期内不会大规模采用。

与此同时，弗劳恩霍夫可靠性与微集成研究所(Fraunhofer Institute for Reliability and Microintegration)介绍了一种基于扇出的传感器平台。该平台由SoC组成。传感器堆叠在SoC上并集成到一个封装中。

芯片vs. SiP
2.5D/3D和扇出包并不是唯一的选择。此外，还有多种方法可以创建自定义高级包，即小芯片和sip。

在chiplets在美国，客户可以混配模具，并将它们连接到一个封装中。基于芯片的设计可以合并到现有的封装类型或新的体系结构中。

芯片背后的想法是将一个较大的单片芯片分解成较小的芯片。据说这可以提高产量并降低成本。“在许多情况下，晶片产量可以在晶片水平和最终IC上得到优化，”中兴科技技术开发副总裁GC Hung说联华电子．“SoC设计的芯片方法使架构师能够选择特定的硅技术，以最好地满足每个关键芯片功能的要求。性能驱动功能可以利用尖端finFET技术。定制模拟可以在传统技术上实现，而其余的设计可以使用主流技术。”

事实上，小芯片为消费者提供了多种选择。Lam的Ranjan表示:“芯片的发展势头正在推动下一代异构集成解决方案的研发。”根据价格和性能要求，可以选择几种封装方法，如混合键合、硅中间体或扇出。展望未来，我们预计先进的封装解决方案将在实现未来半导体创新方面发挥越来越重要的作用。”

并不是所有的芯片设计都需要小芯片。对于许多应用程序，现有的包已经足够了。并不是所有的IC供应商都有自己的芯片来开发类似芯片的设计。

尽管如此，还是有一些公司开发出了类似芯片的设计。更新的版本正在研发中。但开发这些产品具有挑战性。例如，如果一个模具在包装中出现故障，产品可能会失效。

这反过来又需要一个合理的过程控制策略。该公司工业和客户协作高级总监Chet Lenox表示:“芯片架构的发展给先进包装带来了许多检验和计量挑战心理契约．“首先，随着越来越多的单独模具被集成，来料模具质量要求越来越严格。这增加了对高灵敏度的模具级检查、计量和分类的需求，甚至在包装组装之前。其次，用于芯片封装工艺的设备清洁度要求越来越严格，开始接近我们在前端半导体制造中所习惯的清洁度要求。”

除了小芯片，SiP也是一种可行的解决方案。一个system-in-package将几个组件集成到一个包中，使其能够作为一个电子系统或子系统运行。

任何数量的组件都可以集成到SiP中，如天线、模具、MEMS和无源。从这些选项中进行选择，客户可以开发自定义SiP来匹配给定的需求。

SiPs可以用于任何数量的产品，如汽车系统、智能手机和手表。在智能手机中，sip可用于容纳电源管理ic，以及RF前端和WiFi模块。

多年来，苹果已经在其智能手表产品中集成了SiP。最新的Apple Watch Series 6在所谓的S6 System in Package (SiP)中集成了处理器和其他功能。

S6 SiP集成了苹果的A13仿生芯片，一个双核处理器。基于Arm的64位处理器技术，A13 Bionic比上一款手表的芯片快了20%。

其他人也在开发新形式的sip。例如，i3 Microsystems详细描述了其异构系统包(HSIP)模块技术。

HSIP在具有路由层的基板中嵌入了一个芯片。i3业务开发总监贾斯汀·博尔斯基(Justin Borski)表示:“我们通常将其称为嵌入式中间体，因为HSIP具有通过核心的双向馈电互连。”“我们设备架构的一个独特之处在于，核心厚度是高度可定制的。我们可以生产厚度从150微米到1.2毫米的嵌入式内核的设备设计，并且仍然可以通过我们的直通技术通过内核传输信号。”

在IMAPS上，i3描述了一种将两个hsip堆叠在一起并与tsv连接的技术。Borski表示:“目前，我们正在为国防部和国防工业基地(DIB)客户早期生产两层和各种单层设备。”“两层堆叠的HSIP系统已经为一个主要项目进行了大约一年的初始生产。”

结论
显然，包装是一个充满活力的市场，有许多新的和不同的选择——也许太多的选择。

理解每个选项都很有挑战性。找到合适的就更困难了。

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