扇形包装的选择越来越多

芯片制造商、osat和研发机构正在为一系列应用开发下一波扇出包，但整理新选项并找到正确的解决方案被证明是一个挑战。

扇出是一种在高级封装中组装一个或多个芯片的方法，使芯片具有更好的性能和更多的I/ o，用于计算、物联网、网络和智能手机等应用。这只是一个例子扇出，一个DRAM芯片堆叠在一个封装的逻辑芯片上。这反过来又使内存和处理功能更紧密地结合在一起，在系统中提供更多带宽。

扇出并不是市场上唯一的高级封装类型，但它确实比2.5D和其他竞争技术有一些优势。

Yole Développement的分析师Stefan Chitoraga表示:“作为先进封装的一部分，扇出解决方案对于提高设备性能和带宽非常关键和有效。”据Yole称，总体而言，扇出包装市场预计将从2020年的14.75亿美元增长到2021年的19.53亿美元。

图1:高性能计算封装的不同选项，基于中间层的2.5D vs基板上扇出芯片(FOCoS)。来源:日月光半导体

扇形包装并不新鲜。事实上，它从2000年代中期就开始了。但这项技术一直不受关注，直到2016年，苹果在iPhone 7和后续手机中采用了台积电的扇出封装。突然间，其他包装公司开发了大量新的、不同的扇出包装。如今，扇出类型的列表继续增长，很难跟踪选择以及它们都适合在哪里。

每个版本的扇出都有自己的一套权衡。可以使用不同的制造流程开发扇出。它们也可以在圆形晶圆或面板上制造。

它们的使用也在不断增加。过去，扇出包在一个定义明确的空间内竞争。如今，扇出包装在中端和高端市场都在扩张，它可能会与其他形式的高级包装竞争。

《半导体工程》研究了各种应用中的最新扇出技术，如计算、移动和网络，以及这些解决方案的适用范围。

包装类型
多年来,包装一直是半导体生态系统的重要组成部分。芯片制造商在晶圆厂加工晶圆后，晶圆上的模具被切成丁并集成到一个封装中。一个封装芯片，防止它被损坏。它还提供从设备到电路板的电气连接。

有许多类型的包装，每一种都适用于特定的应用。划分封装市场的一种方法是通过互连类型，包括线键合、倒装芯片、晶圆级封装(WLP)和过硅通道(tsv)。互连是用来连接一个模具到另一个。tsv具有最高的I/O计数，其次是WLP、倒装芯片和线键合芯片。

根据TechSearch International的数据，目前约75%至80%的封装是基于线粘接的，这是一种较老的技术。焊丝焊接机用细线将一个芯片缝到另一个芯片或基板上。线粘接用于低成本的遗留包，中端包和内存芯片堆叠。

四平面无引线(QFN)和四平面封装(QFP)是两种基于线键的封装。“我们看到QFN套餐的需求比以往任何时候都要强劲，”该公司销售和营销副总裁罗西·梅迪纳(Rosie Medina)说QP技术．“它们被用于许多终端市场，如医疗、商业和军事/航空。手持设备、可穿戴设备和包含多种组件的电路板是主要应用。”

倒装芯片是另一种用于多种封装类型的互连技术，如球栅阵列(BGA)。在倒装芯片中，在芯片顶部形成了一个小铜凸起的海洋。然后将该设备翻转并安装在单独的模具或板上。这些凸起落在铜垫上，形成了电气连接。

WLP是一种封装芯片的技术，以类似晶圆的格式。扇出被认为是一种WLP技术。

2.5D/3D包用于高端系统。在2.5D/3D中，模具被堆叠或并排放置在包含tsv的中间体顶部。在一个例子中，FPGA和高带宽内存(HBM)并排放置在2.5D封装中。HBM是一个DRAM内存栈。

”在矽通过(TSV)是3d - ic的使能技术，因为它提供了堆叠芯片之间的电气连接。具有tsv的3D-IC技术的主要优势是它在不同组件之间提供了更短的互连，这导致更低的电阻-电容延迟和更小的设备占地面积，”该公司的研究员Luke Hu说联华电子他在最近的IEEE电子元件与技术会议(ECTC)上发表的一篇论文中写道。其他人对论文的工作做出了贡献，该论文描述了tsv的债券前鉴定过程。

2.5D/3D、扇出和相关技术被认为是先进的封装类型，旨在解决几个问题。例如，在系统中，数据在单独的处理器和板上的内存设备之间来回移动。但有时这种交换会导致延迟并增加能量消耗。解决这个问题的一种方法是将内存和处理器更紧密地结合在一起，并将它们集成到一个高级包中。

还有其他的应用。传统上，为了改进设计，芯片制造商开发ASIC。然后，在每个节点上，他们在ASIC上集成更多的功能。但是这种方法在每个节点上都变得更加昂贵。

另一种获得规模化好处的方法是用先进封装的新形式组装复杂而不同的模具，有时也被称为异构集成。

扇出流
与此同时，2000年代中期出现了“扇出去”现象。当时，英飞凌开发了最早的扇出技术之一。这种技术被称为嵌入式晶圆级球栅阵列(eWLB)，被用于安装英飞凌的手机基带芯片。

随后，英飞凌将eWLB技术授权给三家osat - ASE、Namium和STATS。(2015年，JCET收购STATS，而Amkor在2017年收购了Nanium。)

随着时间的推移，包装公司在eWLB之外开发了不同类型的扇出。在任何情况下，扇出都不同于其他形式的高级封装，即2.5D/3D。扇出不需要昂贵的中间体，使其比2.5D/3D更便宜。

扇出技术也不同于传统封装，传统封装是将晶圆上的芯片切成小块，然后以某种形式组装在一个封装中。

相比之下，扇出是一种WLP类型，这意味着模具被包装成类似晶圆的格式。扇入包，有时称为芯片级包(CSP)，也是一种WLP类型。“这种类型的封装可以创建几乎相同大小的晶圆封装的原始芯片，”Sandy Wen，工艺集成工程师说Coventor林研究公司(Lam Research Company)。因此，基于wsdl的包通常用于节省系统中的电路板空间。

扇进和扇出都遵循相同的基本制造流程。首先，芯片在晶圆厂的晶圆上进行加工。然后，晶圆上的芯片被切丁。模具放置在基于环氧树脂成型化合物的晶圆中。这被称为重构晶圆。

然后,再分配层(RDLs)在聚合物层中的模具化合物上形成。RDLs是铜金属连接线，将封装的一部分电连接到另一部分。RDLs是通过线和空间来测量的，它们是指金属痕迹的宽度和间距。

一旦这些过程完成，重构晶圆上的各个封装被切丁。

图2:RDL衬底的横截面。资料来源:公司

然而，扇进和扇出是不同的。在扇入中，RDL走线向内路由。因此，风扇入路受限，在200 I/ o左右就会耗尽。

在扇出中，RDL跟踪可以向内和向外路由，使更薄的包具有更多的I/ o。“在扇出中，你扩大了包装的可用面积，”约翰·亨特说，高级工程总监日月光半导体．“一般来说，I/ o指的是将信号和/或电源和接地连接带入封装或带出封装的连接。”

多年来，扇出已经转向具有更细线条和空间的rdl。“随着系统复杂性的增加，以及大型、高I/O芯片的异构集成到一个包中，互连它们所需的再分配轨迹的数量呈指数级增长。为了将所有这些相互连接的痕迹都放在封装中，我们需要使线条和空间更小，”Hunt说。

5年前，扇出封装由12μm线和12μm间距(12μm/12μm)的rdl组成。该公司高级封装开发与集成副总裁Mike Kelly表示:“10μm/10μm现在很常见公司．“如今，主流是2μm/2μm，现在和2022年将发展到1.5μm/1.5μm。1.5μm/1.5μm将在未来三到四年内解决90%的高密度扇出产品。从明年开始，一些精选产品的尖端技术将达到1μm/1μm。”

并非所有的扇出都是一样的。如今，扇出有三种制造流程——芯片先/面朝下、芯片先/面朝上和芯片后。

eWLB和其他类型使用芯片优先/面朝下的方法制造。在这种方法中，单独的模具被放置在模具垫侧向下的热释放胶粘剂上的临时载体上。模具覆盖在载体上。由此产生的带模具的重构塑料晶圆从载体上解键，rdl直接连接到模具垫上。”

芯片优先失败则不同。“进入晶圆首先在模具垫片上镀有铜柱。然后将模具分开，并将模具朝上放置到临时载体上的热释放胶粘剂中。模具覆盖在载体上。由此产生的带模具的重构塑料晶圆从载体上解键。rdl现在连接到裸露的铜柱表面。”Hunt说。

Chip-last是另一种选择。首先，在临时载体上形成RDLs。“模具是倒装芯片，连接到载体上的RDL上，并进行模压。然后载体被释放，最终的后端处理完成，”亨特说。

有一些挑战。在此过程中，重构晶圆容易发生翘曲。然后，当模具嵌入到化合物中时，它们倾向于移动，导致一种不必要的效果，称为模具移位。这会影响产量。

有一些解决方案，至少是针对翘曲。在ECTC上，布鲁尔科学公司发表了一篇关于单层机械脱胶的论文。“与其他材料系统相比，这项工作中提出的材料可以提供几个优势，例如1)超薄晶片处理;2)高热稳定性;3)高应力基材的低翘曲;4)单一涂层和烘烤，以降低拥有成本并提高吞吐量，5)简单的材料清洗，”该公司高级项目经理小刘说布鲁尔科学．其他人对这项工作做出了贡献。

移动扇出
展望未来，供应商继续开发扇出，它分为两个部分——标准密度和高密度。标准密度扇出适用于移动和物联网，定义为I/ o小于500，线/间距大于8μm的封装。高密度扇出适用于高端系统，I/ o大于500，线间距小于8μm。

然而，事情并没有那么简单。对于标准和高密度风扇输出，每个供应商都可能有几种选择。每个选项可能有不同的配置、包大小和集成方案。

可能需要一个记分卡来解读这些选项。了解这个市场的一种方法是观察“扇出”的一些主要应用，即智能手机、计算和网络。在汽车和物联网领域也发现了扇出现象。

智能手机代表一种应用。一段时间以来，苹果在iPhone中加入了扇出功能，用于打包一个关键设备——应用处理器。手机还包含大量其他芯片，所有这些芯片都需要多种封装类型的组合。

并不是所有的智能手机都包含高级的软件包，尤其是应用处理器。如今，许多手机的处理器都采用了传统的倒装BGA封装。这些软件包更便宜，也更成熟。

尽管如此，安kor、日月光、JCET和台积电都在分别为最新款智能手机开发风扇套餐。在最新的例子中，台积电推出了一种名为InFO_B的移动扇出技术。这个包类似于当前的InFO包，其中一个DRAM芯片堆叠在逻辑部件上。在InFO_B中，TSMC开发包的底层(逻辑)。但在重大变化中，DRAM堆叠或连接过程由OSAT等第三方进行，而不是由台积电进行。

这使得客户可以灵活地将来自不同供应商的DRAM芯片集成到封装中。该公司高级封装业务发展总监Jerry Tzou表示:“它提供了比倒装芯片更好的电气性能。台积电他在一次演讲中说。

5G基础设施的扇出也正在开发中。如今，运营商正在部署频率低于6ghz的5G网络。一些运营商正在部署使用26GHz、28GHz和39GHz毫米波频段的下一代5G网络。

业界正在为5G毫米波开发新的IC包。这些封装将射频芯片和天线组合在同一个单元中，称为封装天线(AiP)。这些新的集成天线方案背后的想法是使射频芯片更接近天线，以增强信号并最大限度地减少系统中的损耗。

在ECTC上，Fraunhofer IZM、柏林技术大学和GlobalFoundries描述了一个涉及开发小型蜂窝基站毫米波5G模块的项目。该项目涉及开发带有AiP的芯片最后双模扇出封装。

该软件包集成了两个模块。底部模块由模拟前端IC组成，基于GlobalFoundries的22nm FD-SOI技术。顶部模块集成了两根天线。

Fraunhofer IZM集团经理Tanja Braun在ECTC的一篇论文中表示:“目标封装尺寸为10 x 10mm²，集成天线阵列由2 x 2贴片天线阵列组成，具有28GHz和39GHz的双频操作，两个波段的最低阻抗带宽均为400MHz。”

2.5D vs.扇出
与此同时，一些供应商正在为高端计算和网络市场开发扇出。在某些情况下，高端系统在一块板上集成了不同的芯片，如处理器、内存等。但是将离散芯片放置在电路板上占用太多空间，并且在将数据从一个设备移动到另一个设备时效率低下。

这就是2.5 d适合。通过将多个芯片放在2.5D封装中，原始设备制造商可以以更小的尺寸实现更多功能。它使芯片之间的距离更近，从而实现更大的内存带宽。

2.5D也被设计用于处理更大的芯片架构。在某些情况下，芯片架构由多个芯片组成，这将不适合于单个中间体。它可能需要两个或更多的插入器来容纳所有的模具。

发展壮大插入器在美国，芯片制造商使用光刻扫描仪在晶圆上绘制几个插入体的图案。该扫描仪可以在26毫米x 33毫米的区域内打印特征。该字段大小表示许多人所说的划线限制。

所以十字线尺寸的中间插入物大约是26mm x 33mm。与此同时，在晶圆厂中，供应商可能会将两个独立的插入器拼接在一起，从而创建一个更大的插入器，可以在2.5D封装中容纳更多的芯片。

总的来说，2.5D速度很快，提供更多的I/ o，但也很贵。因此，该行业正在寻找成本更低的替代品。TechSearch International总裁Jan Vardaman表示:“我们将看到更多大面积的高性能应用，作为硅中间体的替代品。”

Amkor, ASE, TSMC和其他公司分别致力于大面积，高密度的扇出，支持多种逻辑模具和HBMs。所有这些都是标准包装尺寸。

扇出也超过了1倍的十字线尺寸。例如，在ECTC上，台积电发表了一篇关于2.5X扇形线尺寸(2100mm2)与110 x 110mm的论文²衬底。它有5层2μm/2μm的RDLs。

这个包是网络设备的理想选择。通常，网络供应商开发一个大型ASIC来处理这些系统中的交换功能。但是每一代ASIC都变得越来越大，成本越来越高。因此，一些供应商正在将大型ASIC拆分成较小的芯片，并将它们集成到一个包中。多芯片模块(MCM)是一种选择。MCMs将模具集成在一个模块中，其RDLs可以为15μm/15μm。

另一种选择是散开。在网络系统的一种配置中，台积电的扇出封装可以包含两个逻辑芯片和八个I/O芯片。逻辑芯片位于封装的中间，四个边各有两个I/O芯片。

根据台积电研究员Y.P. Chiang在ECTC上发表的一篇论文，台积电的新扇出封装使用更细间距的rdl和更多的I/ o，性能比MCM高出7倍。

其他公司也在发展大规模的“扇形扩散”。诀窍是在不使用插入器的情况下连接封装中的多个模具。

一段时间以来，日月光一直在开发一种称为基板上扇出芯片(FOCoS)的扇出技术，包括芯片先出和芯片后出两种版本。

在ECTC上，日ASE介绍了一种名为sFOCoS的新技术，这是一种具有硅桥的扇出封装。基本上，桥接是由一小片带有路由层的硅片组成的，它将封装内的一个芯片连接到另一个芯片。

这并不是一个新概念。英特尔开发了一种用于封装的硅桥。现在，安kor、日月光半导体和台积电也在开发类似的技术。

“硅桥技术的优势在于提供更好的可扩展性和设计灵活性，允许线间距小于1μm X 1μm的高密度模对模互连，”日ASE工程和技术营销总监曹立宏在一次演示中表示。

在一种配置中，ASIC和HBM在扇出封装中并排堆叠。ASE的桥嵌在封装中，将ASIC连接到HBM。桥模尺寸为6mm x 6mm，凸距为55μm。

与此同时，Amkor介绍了一种桥接/连接技术，称为S-Connect。Amkor在ECTC的研发工程师JiHun Lee表示:“S-Connect技术是使用具有多种功能的多芯片扇出插入器开发的，例如模对模连接，可以集成无源器件和有源器件。”

Amkor的解决方案有两种配置。第一种选择类似于一个小的细间距硅中间层。第二种选择使用多层RDL，它是在模具化合物中制造的。

多扇出
其他类型的“扇出去”活动也在进行中。例如，A*STAR描述了一个用于深度神经网络的扇出包。该封装包含四个基于22nm FD-SOI的芯片。这些模具使用英特尔的高级接口总线(AIB)连接，这是一种模对模物理级标准。

然后，在ECTC上，JCET和Wingcomm介绍了一种用于光纤通信(FOC)应用程序的密封eWLB技术。封装中包含两个FOC器件，包括一个25Gb/s光接收机/发射机和一个100Gb/s四通道发射机。

结论
显然，扇出是一种使能技术。它为客户提供了新的包装选择。

随着时间的推移，随着这种包装方法的普及，预计会有更多的选择。但是，即使对最复杂的设计团队来说，将这些信息整理并整合起来也不简单。

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