与Fab周期作斗争

从平面器件到finfet的转变使芯片制造商能够扩展他们的工艺和器件，从16nm/14nm甚至更远，但该行业在每个节点都面临着几个挑战。

成本和技术问题是显而易见的挑战。此外，周期时间——芯片规模方程中一个关键但鲜为人知的部分——也在不断增加，这给芯片制造商和客户带来了更多的焦虑。事实上，成本、技术障碍和周期时间都是导致智能手机市场持续放缓的原因摩尔定律．

周期时间是晶圆厂从开始到结束加工晶圆所花费的时间。通常，一个晶圆批次由25个晶圆组成，这些晶圆在晶圆厂中经过不同的工艺步骤。一个高级逻辑过程可能有600到1000个步骤，甚至更多。

观察周期时间的一个简单方法是在晶圆厂应用一种称为利特尔定律的概率论。根据KLA-Tencor的说法，在这种情况下，循环时间等于在制品(WIP)除以启动速率。例如，根据KLA-Tencor的数据，如果一家工厂有12,000个批次，每月处理4,000个批次，那么总周期时间为3个月。

图1:什么是循环时间?来源:KLA-Tencor

这听起来很简单，但在现实世界中并非如此。例如,3 d与非而且finFETs与平面结构相比，它们具有更多层的复杂3d结构。它需要更多的步骤来处理它们，增加了晶圆厂的周期时间。

为了应对周期时间的增加，芯片制造商想要更快的设备，而图形工具是重中之重。作为回应，设备供应商正在生产具有更高吞吐量的工具。这些工具也可以加工更高级和更小的结构。

尽管吞吐量有所提高，但在转向更多的模式步骤和其他流程的过程中，周期时间仍然在增加。“我们的流程和产品复杂性的增长速度快于工具生产率的提高，”纽约理工大学工业工程和运筹学教授罗伯特·利奇曼(Robert Leachman)说加州大学伯克利分校．“尽管我们在管理工厂方面做得更好了，工具也更好了，但制造芯片所需的时间要长得多。”

一般来说，晶圆厂最常用的循环时间指标是“每个掩模层的天数”。平均而言，一个晶圆厂需要1到1.5天来加工一层。最好的晶圆厂缩短到0.8天，Leachman说。

一个28nm器件有40到50个掩模层。相比之下，14nm/10nm器件有60层，7nm预计将跃升至80至85层。5nm可以有100层。所以，用今天的平版印刷的在工艺上，循环时间从28nm的大约40天，到14nm/10nm的60天，再到7nm的80 - 85天。5nm使用今天的技术可以延长到100天，没有极端紫外线(EUV)光刻。

更复杂的是，晶圆厂的周期时间在工艺开始时增加，但随着技术的成熟而下降。然而，在这个过程中，周期时间可能会受到晶圆厂可变性问题的影响。最大的问题是处理步骤之间的等待时间。

图2:可变性对吞吐量和周期时间的影响。来源:Fabtime

考虑到这些问题，芯片制造商可能会遇到给定过程的延迟。随着复杂性的增加，延迟的可能性也越来越大。潜在的延迟可能会增加晶圆厂成本，并影响芯片客户的上市时间。很难将其转化为成本，但这意味着双方都会损失收入。

总而言之，循环时间在增加并不奇怪，尽管攻克这个问题的过程在不断升级。“每个存储单元或晶体管的成本仍在下降。随着摩尔定律的终结，它的下降速度可能比过去慢得多。”“但是我们得到它们的速度并没有下降。它在上升。这是一个巨大的挑战。它值很多钱，这是一个我们做得不太好的难题。”

周期时间不限于晶圆厂。这在掩模车间和IC流程的其他部分也是一个问题。总而言之，客户需要更好地处理周期时间问题，以便对他们的设计时间表有更现实的期望。

口罩店问题
涉及周期时间的问题始于掩模车间。在流程中，芯片制造商设计IC，然后将其转换为文件格式。然后，基于该格式开发了掩模。

一个光掩模是给定IC设计的主模板。在掩模开发完成后，它被运送到晶圆厂并放置在光刻扫描仪中。扫描仪通过掩模投射光线，掩模使图像在晶圆上形成图案。

所以掩模和光刻技术是紧密联系在一起的。今天，芯片制造商使用193nm波长光刻技术在晶圆上打印微小的特征。但实际上，193nm光刻技术在80nm半间距时达到了极限。

为了扩展193nm光刻技术，芯片制造商使用了一种称为光学接近校正(OPC)的划线增强技术(RET)。OPC利用微小形状或子分辨率辅助功能(sraf)。sraf被放置在掩模上，从而修改掩模图案以提高晶圆上的印刷适印性。

然而，在20nm时，掩模上的sraf变得过于密集，使得在晶圆上打印可识别的特征变得更加困难。

为了解决这个问题，逻辑厂商转移到了多个模式．在多重模式中，“原始掩模形状被分为两个或多个掩模，这样每个形状周围都有足够的空间，使OPC操作能够使其可打印，”David Abercrombie解释说，他是高级物理验证方法的项目经理导师图形在一篇博客中。“然后分别打印每个掩模，最终将整个原始绘制的形状成像到晶圆上。”

多重模式使行业能够扩展IC缩放，但它对掩模有一些影响。sraf正变得越来越小，越来越复杂。D2S首席执行官藤村昭说:“最重要的是，由于多种图案，需要更多的口罩。”“每个掩模的生产时间增加，需要的掩模也增加，这就给把样品送回客户带来了问题。”

这种复杂性影响了掩模生产的周期时间。口罩制造商使用术语周转时间(TAT)来代替周期时间，这是生产和运输口罩的时间。

总的来说，28nm掩膜的TAT约为7.28天eBeam倡议的口罩制造商调查。根据调查，16nm/20nm掩膜的TATs跃升至12.82天。虽然在调查中没有检查这种跳跃的原因，但一种可能的理论可能是多模式的开始。

根据调查，14nm掩膜的TATs降至8.67天。虽然原因也没有被检查，但人们可能会猜测这是因为芯片制造商在多模式方面获得了更多的经验。然而，根据调查，在10纳米/7纳米，预计TAT将增加到9.52天。

图3:周转时间再次上升来源:eBeam Initiative

大日本印务公司(dainippon Printing, DNP)研究员林直也(Naoya Hayashi)表示:“由于书写时间、检查时间和验证时间，TAT更长。”

写作时间是最大的罪魁祸首。如上所述，IC设计被转换为文件格式。该格式被转换为一组指令eBeam面具的作家。这个过程称为掩码数据准备(MDP)。

然后，电子束掩模编写器根据指令，在掩模上绘制出微小的特征。但随着掩模复杂度的增加，电子束需要更长的时间来写入掩模。

幸运的是，有一个解决方案。最近，IMS纳米制造公司推出了一种多光束掩模写入器。该系统配备了262,144个光束，可在10小时内编写一个光学掩模，而传统工具则需要30小时。

NuFlare正在开发一个类似的系统。“多波束写入有助于TAT，因为写入时间与形状计数或形状复杂性无关，”D2S的Fujimura说。

还有其他问题。Fujimura表示:“掩模形状需要更小、更复杂，以满足所需的晶圆工艺裕度、剂量操作和实现线性校正所需的形状校正。”“这就需要增加数据准备的处理时间。”

例如，D2S已经开发了一个可以加速MDP和其他进程的平台。但口罩店仍有缺口。该行业需要更快的过程控制工具和其他系统。

在工厂内部
一旦掩模完成，它就被运送到fab。根据加州大学伯克利分校的说法，在一个每月生产5万片晶圆的理论晶圆厂，工厂可能需要以下设备:

•50个扫描仪/步进器加上晶圆轨道;
•10个大电流离子植入器和8个中电流离子植入器;
•40个蚀刻机，和
•30个CVD工具，根据UC Berkeley。

晶圆厂还需要清洁系统和过程控制工具。

晶圆厂是利用自动化物料处理系统(AMHS)的自动化工厂。为此，晶圆在一个称为前开口统一吊舱(FOUP)的封闭容器中进行加工和运输。FOUP通过架空吊运车(OHT)系统从一组设备运输到另一组设备。据大福公司介绍，OHT旅行轨道可延伸至10公里，大型晶圆厂可容纳数百辆汽车。

图4:统一的晶圆厂运输系统。来源:Daifuku

为了使所有的工作步调一致，晶圆厂使用各种工厂自动化技术。供应商还使用在制品流程技术，如实时调度和调度，以协调晶圆厂流程。

除了物流，晶圆厂经理还关心其他问题。“经理们关心的是成本、周期时间和可预测的收益率，”全球客户组织高级主管Robert Cappel说KLA-Tencor．芯片制造商的目标是以可接受的成本制造可靠的部件。周期时间也是关键。卡佩尔说:“我在晶圆厂的每一天，生产芯片的成本都在增加。

然而，控制周期时间具有挑战性。例如，fab工具具有特定的吞吐量规格，这等同于特定的周期时间。卡佩尔说:“这就是在完美世界中工作的方式，但在周期时间中有更多的组件。”“有处理时间。然后就是排队时间，我要等着上工具。”

事实上，周期时间的最大贡献者是等待时间。可变性、操作人员延误、故障设置和设备停机时间也是问题的一部分。此外，晶圆厂利用率也是因素之一。ASML产品营销总监Michael Lercel表示:“如果你以非常低的利用率运营一家工厂，你就可以在原始加工时间运行。”“但在晶圆厂运行的利用率越高，排队时间的影响就越长。”

如果这还不够，还有其他问题。“随着设备复杂性的增加，晶圆厂工具的生产率下降了，”韩金林(Han Jin Lim)表示三星半导体的研发中心。

考虑到这一点，芯片制造商需要更快的工具。但并非所有流程步骤都需要更高的吞吐量工具，特别是对于一些非关键层。“一些工具确实需要显著的周期时间和吞吐量的提高，”Prabu Raja说，集团副总裁兼总经理图案和包装集团应用材料．

总而言之，循环时间是一个复杂的问题，有许多变量。公式如下:

图5:周期时间成分。来源:KLA-Tencor

周期时间瓶颈
显然，芯片制造商希望在四个主要晶圆厂领域保持一定的周期时间:模版、前端(FEOL)、后端(FEOL)BEOL)，以及非增值业务。FEOL是在晶圆厂中形成晶体管的地方，而BEOL是铜互连的地方。非值操作包括计量和检查。

finFET制造工艺从模式化开始，这是周期时间方面的最大瓶颈。三星的Lim表示:“随着图案复杂性的增加，晶圆制造工具周期也会增加。”“它包括了从FEOL到BEOL的所有步骤。”

在今天的多模式流程中，芯片制造商实现了两步工艺线和切割。首先，用一种叫做自对准双/四重模式(SADP/SAQP)。SADP/SAQP使用一个光刻步骤和额外的沉积和蚀刻步骤。

图6:间隔介质为介质的SADP金属工艺。来源:Mentor Graphics

对于切割，芯片制造商使用SADP/SAQP和/或双重图案。有时称为双重模式litho-etch-litho-etch(乐乐)。三重模式包括LELELE。

在多模制工艺中，7nm工艺的沉积、蚀刻和清洗工序或步骤是16nm/14nm工艺的两倍。“当我们从简单的单模制程(如大多数28nm制程)发展到多模制程时，步骤数迅速增加，”该公司首席技术官David Fried表示Coventor．“现在，一个具有三个切割级别的SAQP流程可以有60个操作，例如沉积、蚀刻、清洗、旋转和曝光。”

在SADP流程中，您使用抗蚀剂对层进行图案设计。然后，在抗蚀剂上沉积一层，蚀刻回去，直到在抗蚀剂线两侧都有沉积。然后，你去掉了抵抗。根据专家的说法，SADP不需要两个完整的光刻周期，所以你不会增加那么多的周期时间。

然后，还有乐乐。如果你做两个完整的石刻/蚀刻循环来创建一个双重图案，那么循环时间会增加。根据专家的说法，如果你的工艺有25层岩石层，现在有5层需要双重图案，你将有30个岩石层循环。

这是另一种看待问题的方式:“对于LELE双重图案，你可能会加倍层周期时间，因为你必须重复拍照/蚀刻/剥离过程，”Mentor的Abercrombie说。三重模式将循环时间增加三倍，依此类推。

还有其他因素，如覆盖层和整体设备效率(OEE)。覆盖涉及扫描器的能力，以调整各种蒙版层准确地在彼此之上。根据加州大学伯克利分校的说法，OEE衡量的是完成的工作除以总时间。

所有这些加起来。“如果你在一些图层上做三层图案，你有50到60层，这需要很多时间。每个步骤都有等待时间。真正的战斗是试图减少等待时间，”加州大学伯克利分校的Leachman说。“一块晶圆只有在所有晶圆都通过整个管道后才会离开。即使每块晶圆在扫描仪下扫描1分钟，但从开始批量生产到机器人可以把批量带走，仍然可能需要45分钟。”

有解决方案吗?
与此同时，每个芯片制造商都有一个特定工艺的固定周期。为每个过程指定周期时间太难了，但显然，周期时间在增加。

那么解决方案是什么呢?可以肯定的是，工具供应商正在进行改进。不久前，193nm扫描仪的吞吐量为每小时100片晶圆。阿斯麦公司的Lercel说:“现在，扫描仪每小时扫描275片晶圆，精度更高。”

如果汽车行业采用EUV技术，情况可能会有所不同。例如，在7纳米的EUV技术下，循环时间可以减少至少一个月。

沉积和蚀刻工具的供应商也在改进。“最终，这是关于优秀产品消亡的数量，有各种各样的因素要考虑，”杨潘说，全球产品集团的首席技术官林的研究．“这包括降低沉积过程中的薄膜应力，满足finFET轮廓的苛刻要求，一直蚀刻到特征的底部，减少变异性，仅举几例。”

多图案化也需要薄膜，使用一种叫做原子层沉积(ALD)。为了加快进程，一些公司提供多晶圆系统。潘建伟说:“充分利用(多晶圆)工艺架构固有的生产力优势，已被证明对厚膜沉积堆栈至关重要。”

事实上，这需要一种全面的方法。“我们与客户合作，简化了用于多种模式的工艺流程，从而减少了工艺步骤和成本，并减少了周期时间和工艺引起的变化。应用材料公司蚀刻和模版战略和营销副总裁Uday Mitra表示:“这是通过使用新型薄膜作为间隔、硬掩膜、间隙填充和高选择性蚀刻能力实现的。”

在另一种方法中，行业继续开发新的集群工具。应用材料公司的Raja说:“现在，有更多的集成工具，如沉积和蚀刻。“现在，我们可以将沉积和蚀刻放在一起，epi和蚀刻放在一起，CVD和PVD放在一起。这种集成系统消除了que时间。”

另一个策略是及早发现问题。为此，芯片制造商应该加强他们的计量和检验工作。在生产线中发现缺陷或检测变异性可以解决几个问题。KLA-Tencor公司的Cappel说:“过程控制可以帮助降低生产周期。“那些在周期时间方面做得最好的人有一个更广泛的过程控制程序。”

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