为什么EUV如此困难

多年来，极紫外(EUV)光刻技术一直是一项很有前途的技术，被认为有助于实现高级芯片缩放。但经过多年的研发，EUV仍然没有投入生产，尽管有行业的大力支持，大量的资源和数十亿美元的资金。

然而最近，EUV光刻技术似乎离大规模制造的可能性越来越近，至少可以用于一个或几个关键层。英特尔(Intel)和三星(Samsung)这两家芯片制造商已经将EUV技术列入了2018年或2019年的7纳米路线图。此外，三星电子还希望将EUV用于1xnm的dram。

不过，并非所有人都看好EUV的7纳米技术。台积电将把目前的193nm浸渍和多模制程扩展到7nm，并计划在5nm插入EUV。GlobalFoundries也有类似的策略。EUV、193nm浸没和多图版技术属于光刻技术，这是一项关键的芯片缩放技术，可在晶圆上刻印微小特征。

当然，芯片制造商的这些路线图并不是一成不变的，很容易就会改变，特别是如果EUV的各个部分不能在正确的时间组合在一起。目前，EUV距离量产还有很长的路要走，而且还不确定。一些人仍然持怀疑态度，认为EUV已经错过了市场窗口，永远不会实现。

无论如何，芯片制造商都达成了相同的共识——在7纳米和/或5纳米，甚至更远的地方，EUV技术越来越紧迫。“在这一点上，我们真的在没有EUV，只依赖浸入式litho的情况下碰壁，”洪浩说，中国半导体代工业务高级副总裁三星半导体．

芯片制造商能够延长浸入式/多模式从16nm/14nm到10nm和7nm。不过，在7纳米技术之外，还存在一些不确定性。从技术上讲，可以扩展传统技术光刻技术使用所谓的八元组模式，尽管这是有问题的地方，可能不值得麻烦。

“一切皆有可能，”科学家和光刻专家克里斯·麦克说。“(问题是)这是否有可能以值得这样做的代价实现。”

这是一个有争议的问题，但芯片的扩展可能会进一步放缓，甚至可能在没有EUV的情况下逐渐停止。

这个问题
事实证明，EUV比之前想象的更难掌握。事实上，它可以说是集成电路工业历史上最复杂的机器。

在EUV中，电源将等离子体转换为13.5nm波长的光。然后，光线在反射到晶圆片之前经过几面镜子。今天，EUV可以在晶圆上打印微小的特征，但最大的问题是电源——它不能产生足够的功率来使EUV扫描仪运行得足够快，或者使其在经济上可行。事实上，光源出现了几次延迟，导致EUV从一个节点被推到下一个节点。

然而，潮流正在慢慢转向。事实上，业界对EUV的信心水平正在逐渐提高，根据最近的一项调查eBeam倡议．此外，EUV扫描仪的唯一供应商ASML在电源方面也取得了进展。EUV抵抗而且口罩也在改进．但仍存在工具成本、正常运行时间和所谓的随机现象等问题。

总之，EUV预计将在2018年或2019年大规模生产。如果发生这种情况，整个行业必须接受这项技术。但如果EUV再次受挫，它也必须做好准备，这也是有可能的。

为了帮助行业走在前面，半导体工程研究了EUV的现状以及芯片制造商将在哪里使用它。

为什么EUV吗?
该技术的起源可以追溯到20世纪70年代，当时业界正在开发x射线光刻技术。这项技术利用了一个巨大的同步加速器源。但x射线光刻技术过于昂贵，最终在20世纪80年代失败。

然后，x射线光刻技术演变成了软x射线，或EUV。他们的想法是开发一种使用多层反射镜的更实用的减焦系统。EUV的发展始于20世纪80年代，但该技术在21世纪初开始真正获得动力。当时，芯片制造商表示，传统的光学光刻技术将在65纳米或45纳米处碰壁，这促使人们需要下一代光刻技术(NGL)。

多年来，EUV一直是NGL的主要候选者。后来，NGL的其他技术也出现了，比如定向自组装(DSA),多束电子束光刻而且Nanoimprint光刻．

NGL本应破坏自然景观。显然，这些预测是错误的。NGL还没有准备好，而传统的光刻技术已经违背了物理定律，仍然是晶圆厂的主力技术。当今最先进的浸入式光刻扫描仪使用193nm波长的光在晶圆上打印微小的特征。

但实际上，193nm光刻技术在80nm时达到了极限。尽管如此，芯片制造商通过使用分辨率增强技术(ret)将193nm光刻技术扩展到远低于这一波长。

通过retts，扫描仪可以使用28纳米及以上的单次光刻曝光来打印特征。但从22nm/20nm开始，单次曝光有时无法为关键层提供足够的分辨率。芯片制造商通过多种模式加上简单的两步流程解决了这个问题。

“今天，刻版使用两种基本操作，”蚀刻和刻版策略的副总裁Uday Mitra说应用材料．“首先是线条/空间。第二是削减。这些洞也与剪裁相匹配。”

首先，扫描仪在设备上绘制出微小的线条。Mitra说:“对于线路/空间，每个公司都在使用，并将继续使用基于间距的SADP和SAQP多模式。”

这指的是一种称为自对齐双模式(SADP)和自对齐四模式(SAQP)的技术。SADP/SAQP使用一个光刻步骤和额外的沉积和蚀刻步骤来定义一个类似间隔的特征。根据Mitra的说法，使用SADP/SAQP，间距可以延伸到40nm以下。

最大的挑战是将这些线条切割成微小的图案。为此，芯片制造商使用双模式．这个过程使用两个光刻和蚀刻步骤来定义一个单一的层。这叫做litho-etch-litho-etch(乐乐)。

双重模式降低了30%的音高。三重模式需要三次曝光和蚀刻步骤(LELELE)。SADP/SAQP也可以用于切割。

无论如何，业界在10nm和7nm工艺上遇到了一些问题。在45nm/40nm时，一个设计中有40个掩模层。相比之下，14nm和10nm有60层掩膜。三星代工营销高级总监Kelvin Low表示:“如果你在没有EUV的情况下推动这一技术，并将沉浸式扩展到三倍或四倍模式，我们预计在7nm时掩模数量将达到约80至85个。”

随着面具数量的增加，成本也会增加。覆盖也是一个问题。覆盖涉及到扫描仪的能力，以使各种蒙版层准确地在彼此的顶部。随着蒙版数量的增加，叠加变成了噩梦。如果它们没有对齐，则会导致覆盖错误。

另外，加工一个蒙版层需要1到1.5天。如果采用7纳米的多模制程技术，晶圆的出货需要近5个月的时间。

根据许多人的说法，解决方案是EUV。ASML的产品营销总监Michael Lercel说:“有了EUV，你就可以替换一堆层。”“你可能会把口罩的总数减少到60个，如果不是50个的话。这样一来，我们至少可以提前一个月把硅片送出去。”

然而，EUV还没有准备好。应用材料公司的Mitra说:“对于真正的HVM(大批量制造)，EUV需要同时实现很多事情。”“EUV仍有一段路要走，但改进的速度是存在的。这是你可以发展的状态。但对于HVM来说，仍有一段路要走，因为有人愿意在一条生产线上投入数千片晶圆。”

并非所有的层都需要EUV。沉浸式/多模式将用于许多功能。

不幸的是，EUV可能是未来关键功能的唯一选择。首先，其他ngl还没有准备好。

用八元组模式扩展光学可能会有问题。Mitra说:“所有的功能都在那里(用于八元组模式)。”“它有自己的挑战。你如何管理你的分销?你可能会有一些游说问题。最大的挑战是削减。”

它是如何工作的
与此同时，在过去几年里，阿斯麦已经推出了几个版本的EUV扫描仪系列，用于研发。如今，阿斯麦正从80瓦的电源升级到125瓦的电源，将产能从60瓦/小时提高到85瓦/小时。

芯片制造商在将EUV投入生产之前需要250瓦的电源，相当于125 mph。目前，EUV工具的可用性为70%至80%，低于90%或更高的行业目标。

最大的考验将在明年到来，届时ASML将推出其首款可用于生产的系统NXE:3400B。它的数值孔径为0.33，分辨率为13nm。为此，ASML计划提供200瓦以上的电源。

这一切的关键在于源头。基于激光产生等离子体(LPP)技术，EUV光源由几个部分组成，其中包括一个二氧化碳(CO²)激光器。为光源提供能量的激光器位于分晶圆厂的晶圆车间下面。

激光器由两个部分组成:一个种子激光器(预脉冲和主脉冲)和一个功率放大器。今天的EUV光源使用20千瓦的激光。

实际的EUV源位于工厂车间。与EUV扫描仪相连的光源由液滴发生器、收集器和真空室组成。在EUV中，这个过程发生在真空环境中，因为几乎所有的东西都吸收EUV光。

液滴发生器是一个小容器。操作时，将锡装入液滴发生器，然后加热。在这一点上，一列微小的锡液滴从液滴发生器流出，通过过滤器进入源的真空室。这些水滴直径为25微米，以每秒5万次的速度下落。

在容器里，有一个摄像头。液滴经过腔室中的某个位置。然后，摄像机告诉分厂的种子激光器向主真空室发射激光脉冲。这被称为预脉冲。

接下来才是真正困难的部分。预脉冲激光击中球形锡液滴并将其变成煎饼状。然后激光装置再次发射，代表主脉冲。主脉冲撞击煎饼状的锡液滴，使其蒸发。“我们试图用预脉冲和主脉冲以每秒5万次的速度撞击每个液滴两次，”阿斯麦公司的Lercel说。

这时，锡蒸气就变成了等离子体。等离子体则发射13.5nm波长的EUV光。

目标是精确地击中水滴。这决定了有多少激光功率转化为EUV光，这被称为转换效率(CE)。如今，ASML电源中的CE约为5%。Lercel说:“我们在制造正确的液滴形状和更有效的靶向方面做得更好。”“这就是为什么我们在执政方面比过去做得更好的巨大不同。”

同时，一旦产生EUV光，光子就会击中一个叫做收集器的多层镜子。光从收集器反弹，并通过中间聚焦单元进入扫描仪。

图1:为什么EUV如此困难。来源:ASML

然而，随着时间的推移，锡会飞溅，这种物质会积聚在收集器上。这会影响行政长官。因此，必须更换收集器，这是一个耗时且昂贵的过程。

可以肯定的是，ASML正在解决这些问题。解决方案包括:

•更好的液滴发生器．液滴发生器可以连续运行1400小时，比去年提高了5倍。目标是提高生成器的可预测性。

•收集器清洁．采集器每3个月更换一次。我们的目标是一年。此外，ASML还为收集器引入了原位清洗系统。但该系统仍在发展中。

收集器只是EUV的维护问题之一。EUV是一种真空系统。在以真空为基础的系统中，如蚀刻和沉积，必须将系统泵下来。然后，你打开这个密室，解决一个潜在的问题。泵入EUV真空室可能是一个令人头痛的问题，也是停机的另一个原因。“没有人在谈论这个，”光刻专家本·埃农(Ben Eynon)说。“我们需要开始讨论预期正常运行时间和收集器等消耗品的拥有成本等问题。”

•250瓦电源．ASML和Gigaphoton正在研究这一问题，但该行业需要250瓦的光源才能在2018/2019年之前将EUV投入生产。

•薄膜EUV薄膜是必需的．阿斯麦和其他公司正在这个领域取得进展。

扫描晶片
同时，EUV光被推进到扫描仪中。在扫描仪中，光线从由10个表面或多层镜子组成的复杂方案上反射。首先，光经过一个可编程的照明器。这形成了一个瞳孔形状，为EUV面具照亮适量的光。

然后是EUV光击中蒙版，这也是反射的．它在投影光学系统的六个多层反射镜上反射。最后，光线以6%的角度照射在晶圆上。

图2:精确的反射光。资料来源:ASML/Carl Zeiss SMT Gmbh。

每面多层镜子能反射70%的光。根据各种计算，EUV扫描仪本身的传输率只有4%。

与此同时，在这些事件之后，晶圆被加工。首先，光线照射到光致抗蚀剂在晶圆上。电阻器是光敏材料。当暴露在光线下时，它们在表面上形成图案。

今天,EUV抗拒灵敏度约为31毫焦耳/厘米²，低于所期望的目标。“如果我们有20毫焦耳每平方厘米的抗蚀灵敏度，我们就可以接近浸入式三重模式的成本，”Harry Levinson说，他是该公司的高级研究员和技术研究高级主管GlobalFoundries．

分析人士称，采用30mJ/cm2的电阻，125瓦光源的EUV扫描仪产生70瓦/小时的电流。但分析师表示，在75%至80%的正常运行时间下，晶圆厂EUV的实际利用率为50%，即每天840片晶圆。

使用相同的电阻，250瓦源的EUV扫描仪产生90瓦/小时。分析师表示，EUV的正常运行时间为90%，利用率仅为70%。

EUV电阻还有其他问题。根据光刻专家Mack的说法:“在EUV中，由于随机现象、由光子发射噪声和其他来源引起的线边缘粗糙度和接触孔粗糙度，你会受到yield的影响。”

线边缘粗糙度(LER)是EUV中存在的问题。公司高级副总裁兼首席技术官Dave Hemker表示:“LER是线宽的变化林的研究．“它与特征尺寸不匹配。”

还有其他问题。“如果这些问题都得到了解决，你就可以使用EUV来解决伤口和洞洞。EUV仍然没有解决的是边缘放置错误(EPE)，”应用材料公司的Mitra说。EPE是测量布局中预期和打印特征之间的差异。

EUV在现场
不过，幸运的是，芯片制造商可以在16nm/14nm和10nm上使用今天的浸入式/多模式。

7nm的情况则完全不同。三星(Samsung)就是其中之一，它正在推动7nm的EUV技术。“没有EUV的7nm工艺将是一个成本高昂的节点，不仅从制造、晶圆成本和掩模成本来看，还包括设计成本和开发时间，”三星的Hao说。

台积电然而，由于上市时间的原因，该公司计划将浸入式/多模式工艺扩展到7纳米。台积电希望在7纳米技术上击败竞争对手，因此该公司无法及时准备好EUV。

这让代工客户面临一些艰难的选择。“如果你决定在7纳米芯片上采用193nm/多制版工艺，这将对你的芯片设计产生巨大的限制。它改变了你设计的方式，”光刻专家麦克说。“如果你使用EUV，你最终会在一些关键水平上采用不同的设计策略。你需要在生产前至少两年或三年就知道。这就是铺设一个芯片所需的时间。”

但如果EUV真的出现了，芯片制造商将在哪里使用它呢?首先，它必须具有经济意义。“在这一点上，引进和生产是一个何时而不是是否的问题。EUV光刻技术非常适合7nm节点，但我们只会在它准备好时才会使用它，”Mark Phillips说，他是该公司的研究员兼光刻硬件和解决方案总监英特尔在今年早些时候的SPIE先进光刻技术活动上。“我们必须谨慎使用EUV。为了提高成本效益，我们需要更换至少三个193nm掩模，以及多个图案流程中的其他工艺步骤。”

其他人也同意。“我们很有可能在7nm工艺中看到某种程度的EUV，”该公司首席技术官戴维•弗里德(David Fried)表示Coventor．“当EUV被引入时，它可能会在一些非常紧张的切割处，如鳍段、栅极切割或mx切割。它可能会用于孔，如触点或过孔。”

EUV不会在所有地方使用。弗里德说:“最严格的准一维关卡，如鳍、门和Mx，仍可能使用浸入式/多重模式。”

不过，还是有一些困惑。EUV是13.5nm技术。然而，芯片制造商正在谈论7纳米芯片。那么，EUV是否需要在13.5nm以下对7nm芯片进行制版?它需要双重模式吗?

简单地说，7nm是一个营销术语。它并没有7nm线/空间。高级物理验证方法项目经理David Abercrombie表示:“EUV将能够在7nm/5nm的单次曝光下对部分(如果不是大部分)层进行图案化。导师图形．

决定哪些层将使用什么技术归结为成本。Abercrombie说:“对于某些层，具有多图案的DUV将比EUV便宜。”“对于某些层，EUV可能需要多模式才能工作。我担心可能会有一些市场压力将层推到EUV，而DUV多模式可以更便宜地完成，只是为了能够说“这个技术节点不需要多模式”或“我们比其他人使用更少的掩模”。’使用更少的口罩并不一定意味着更低的成本。”

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