最好的先进包装是什么选择?

随着传统芯片设计变得更加笨拙和昂贵的每个节点,许多IC厂商正在探索或追求替代方法使用先进的包装。

问题是太多了先进的包装列表选项放在桌子上,还在继续增长。此外,每个选项都有几个权衡和挑战,它们仍然是相对昂贵的。

先进的包装已经存在了几十年。组装不同的和先进的死在一个包是一种推进芯片设计。今天,这个概念有时被称为异构集成。尽管如此,先进的包装主要用于高端,niche-oriented应用程序由于成本。

这可能很快改变。IC缩放、推进设计的传统方法,缩小不同芯片的功能在每个节点和包到单一的死亡。但IC扩展变得太贵了许多,每个节点的好处是减少。

虽然比例仍然是一个选择的新设计,该行业正在寻找替代品,包括先进的包装。改变的是行业发展新的高级包类型或扩大现有的技术。

先进的包装背后的动机是一样的。而不是填鸭式所有芯片功能在同一死,这个想法是为了打破块将它们集成在一起包。这降低了成本,并提供更好的收益。另一个目标是使芯片更接近对方。许多先进的包把内存接近处理器,支持更快的访问数据和更低的延迟。

这听起来简单,但是这里有一些挑战。此外,没有一个包类型,适合所有的需要。事实上,芯片客户面临一个令人眼花缭乱的选择。其中包括:

• 扇出:死亡和组件集成在一个wafer-level包。
• 2.5 d / 3 d:芯片并排放置或在一个包。
• 3 d-ics:内存堆内存,内存逻辑,逻辑或逻辑。

这个行业也在追求一个概念chiplets,使2.5 d / 3 d技术。的想法是,你有一个菜单模块芯片,或者chiplets,在图书馆。然后,您将它们集成在一起使用die-to-die互连方案包和连接它们。

还有其他方法。最好的选择是什么?答案取决于很多不同的因素。

“今天有很多包装方案可用,更被开发来解决频谱的需求,”Kim阿诺德表示执行先进的包装业务单位主管布鲁尔科学。“整体驱动是为了提高性能,更集成、低成本和高可靠性。个人需求导致包的选择。”

与扇出
多年来,芯片制造商引入了一个新的逻辑过程有更多的晶体管密度在每一个节点。在为期两年的节奏,设备制造商开发芯片基于过程,使他们能够降低成本/晶体管。

这个重大的变化发生在22 nm和16 nm / 14 nm,当芯片制造商从传统的平面迁移到先进finFET晶体管。FinFETs使该行业规模设备10 nm / 7海里,在研发5海里。

“FinFET比例减少横向维度增加设备单位面积上的密度,同时增加翅片高度来提高设备性能,”尼莉莎Draeger说,大学项目主任林的研究在一个博客。

现在,芯片制造商正在3海里。但在每个节点,工艺研发和设计成本飞涨。另外,古典比例正在放缓。“经典的2 d缩放,毫无疑问,耗尽体力,但是有所有这些新的机遇在结构创新、材料创新、架构、包,除了2 d,”加里•迪克森说,首席执行官应用材料在最近的一次演讲。

有些人会移动到下一个节点时,成本是天文数字。这就是为什么许多人绞尽脑汁考虑先进的包装。

集成电路包装曾经是一个简单的过程。晶片在工厂加工后,芯片是丁,然后组装成各种包类型。

几年前,该行业推出了一款名为wafer-level包装技术巨头()。与传统的包,巨头可以占用空间,使较小的包更多的I / o。

巨头类型——包括两个包扇出和芯片级包或扇入。在扇出的一个例子动态随机存取记忆体死是堆叠的逻辑芯片放到包中。

“你不必限制与扇出一个死。你可以做两个异构和均匀的集成,你把你死并结合扇出包。你使用扇出互连不同的电气连接的优点死了,”资深的工程总监约翰·亨特说日月光半导体在最近的一次演讲。“你不必限制硅模具。你可以集成微机电系统、过滤器和被动者。”

尽管如此,扇入和扇出是不同的。一个区别是两种包装类型将重新分配层(rdl)。rdl铜金属互联或痕迹,电连接包的一部分到另一个地方。

扇入,RDL路由痕迹,这限制了I / O数。在扇出,rdl出入口进行路由,使更多的I / o。

最初的扇出技术被称为嵌入式wafer-level球形阵列(eWLB)。今天,日月光半导体公司,JCET和其他人出售eWLB包。针对手机和其它产品,eWLB标准密度的产品有不到500 I / o。

日月光半导体公司,台积电和其他销售高密度扇出,500多个I / o。这些包是用于汽车、服务器和智能手机。

展望未来,扇出是开拓新的形式。其中有:

• 扇出system-in-package (SiP):一个SiP是一个multi-die包执行特定功能。扇出SIP可能将死亡和被动者。
• 扇出和高带宽内存(HBM):通常情况下,HBM内存堆栈,将在更昂贵的2.5 d / 3 d包。
• Panel-level扇出:有些发展中扇出一个大广场上的格式。

图1:扇出源变化的例子:日月光半导体

这些和其他扇出包运输,但也有一些挑战。一般来说,扇出比遗产更昂贵的包。这也是一个令人困惑的市场使用各种选项。

有三种方法可以使fan-out-chip-first /面;chip-first /平;和chip-last。chip-first /面流,死是放置在一个wafer-like结构,充满了一种环氧树脂模具化合物。晶片内的rdl形成结构。模切,形成一个芯片安置在一个包中。

所有的扇出技术制造一些挑战。”的挑战包括小模数铜分辨率小于2µm,增加的数量分配层,”布鲁尔科学的阿诺德说。“这些趋势来增加可靠性挑战由于热失配,翘曲,细线/空间互联,董事会层面的焊接可靠性和multi-die被动和主动组件的集成。”

然后,当模具嵌入晶片,他们倾向于移动,造成不必要的影响称为死的转变。这影响产量。“死扇出的转变可以部分的补偿光刻技术的过程,”Shankar说Muthukrishnan,光刻营销高级总监Veeco。“这将是一个很大的挑战,特别是对于multi-chip模块直到一个长期的解决方案可以消除开发死转变。”

2.5 d / 3 d选项
除了扇出,IC厂商也可以把芯片2.5 d包。在2.5 d、死亡堆积或并排放在最高的插入器,包含了在矽通过(tsv)。插入器充当芯片和董事会之间的桥梁,它提供了更多的I / o和带宽。

在一个例子中,一个FPGA和一个HBM并排放置在2.5 d包。一个HBM DRAM内存堆栈。例如,三星HBM2技术堆栈八8 gbit DRAM模上。

死连接,或插入器,使用一个互连技术称为铜microbumps和支柱。碰撞和支柱提供小、快速死亡之间的电气连接。

2.5 d有一些优势,但它也是昂贵的部分原因是插入器的成本。这就是为什么2.5 d仅限于高端应用。

但仍有一个2.5 d。一些正在开发的新设备的架构机器学习和其他应用程序,需要更多的I / o和带宽。

现在,2.5 d是唯一的选择。扇出I / O的差距正在缩小,但现在还没有。在未来,3 d-ics可能填补这一空白。

尽管如此,2.5 d可以把大的模具尺寸。例如,一个FPGA²死大小约800毫米。这是接近最大1 x十字线场的大小,这是835毫米²。

然而,一些新设备架构需要2.5 d包插入器超过十字线领域的最大大小。这需要不同的制作过程。为此,插入器分为两个小的碎片和加工两十字线。然后,两个十字线缝合在一起,这可以是一个昂贵和艰难的过程。

不过,行业推进这些大的包。例如,台积电是准备2.5 d,插入器在1.5 x分划板的尺寸。“我们很快就会超过x道格拉斯Yu说,集成互连和包装的副总裁台积电在最近的一次事件。“今年,2 x。3 x来了。”

使用三个分划板,台积电已经证明技术与一个巨大的2460毫米²插入器区域。它可以把两个600毫米²soc和8 HBM2死于75 mm x 75 mm的包的大小。

除了插入器之外,还有其他的选择。英特尔公司,开发了一种硅桥,这是另一种插入器。英特尔是指其作为嵌入式Multi-die互连的桥桥(EMIB)。

一座桥利用一小块硅与路由层连接一个芯片到另一个包。“少很多硅面积(比一个插入器),“Babak寂说,副总裁和总经理的组装测试技术的发展英特尔在最近的一次采访中。“你可以把尽可能多的桥梁希望衬底。它没有任何十字线大小限制像硅插入器。”

英特尔杠杆EMIB和其他技术的新举措3 d-ic竞技场。使用这些技术,英特尔公司最近公布了一项新的3 d CPU平台,结合10 nm处理器核心和四个22纳米处理器核心在3 d包中。

这只是一种可能的技术。“[这]的方法使我们的芯片架构师混合和匹配的灵活性知识产权块和处理技术与各种新设备内存和I / O元素形式因素,”寂说。

今天的2.5 d / 3 d技术有一定的比例限制,然而。有疙瘩的问题/支柱和工具。

在2.5 d / 3 d技术,死一边把小疙瘩。每个模具的疙瘩使用热压缩成键(TCB)相连。TCB焊机使用力和热连接疙瘩。

这是一个缓慢的过程。“焊接过程有一个较低的吞吐量和无法克服的挑战比例低于40μm音调,“说今年高,Xperi杰出工程师,在最近的一篇论文。

事实上,当今最先进的microbumps和支柱与40μm音高的微小结构。40μm音高涉及25个μm铜柱与15μm间距大小。

用今天的技术,这个行业可以扩展bump俯冲到20μm或10μm。然后,该行业需要一个新的解决方案超越疙瘩/支柱,即一个叫做铜混合键合技术。

接下来是什么?
英特尔、台积电、联电和其他人正在铜混合成键,这承诺超出20µm规模的球包。

混合粘结遵循一个铜波纹的过程。两个晶圆加工的工厂。小铜interconnnects形成每个晶片的一边。然后,两个晶片粘合。

在焊接过程中,微小的互联正在升温。“你加热,本质上创建一个区域或地方铜扩散,“Subodh Kulkarni解释说,总裁兼首席执行官CyberOptics。“如果你让他们足够热,并将其转化为实际接触对方,铜原子会来回。它创造了一个完美的债券。”

混合键允许供应商堆栈和连接设备直接使用小模数铜连接,消除碰撞和柱子的必要性。它铺平了道路走向更高级形式的2.5 d, 3 d-ics和3 d后发展出。

混合粘结并不新鲜。多年来,互补金属氧化物半导体图像传感器供应商使用了这项技术。现在,该行业正在混合结合先进的记忆和逻辑叠加而死。

每个供应商都有一个不同的策略。英特尔正在开发3 d-ics自己的产品组合。相比之下,铸造厂,如台积电和联华电子,开发混合键启用新的,先进的包为外部客户。

一些正在开发自己的焊接技术,而另一些则从Xperi许可。Xperi混合粘结技术叫做直接债券互连(DBI)。

“我们已经许可技术的IP Xperi为了加速我们的发展在这一领域,”史蒂文Liu表示,企业营销的副总裁联华电子。“我们认为DBI是一个潜在的技术超过摩尔的时代,无论是通过薄片或die-to-wafer方法。联电计划向其顾客提供DBI的解决方案,利用我们现有的技术优势从过去的经验中获得。”

铜混合键进行在一个工厂,而不是一个OSAT。Xperi流动的金属垫嵌在晶片表面。表面是平面型使用化学机械抛光(CMP),紧随其后的是等离子体激活步骤。

一个单独的晶片经历类似的过程。晶片是使用dielectric-to-dielectric债券保税,紧随其后的是一个与金属连接。

与此同时,台积电是开发自己的混合键合技术。台积电将使用它来开发一个3 d-ic技术系统集成芯片(SoIC)。SoIC定于2020年底推出。

SoIC铺平了道路与不同的流程节点向更小的芯片集成在一个包中。“就像一个SOC,台积电的Yu说。“这提供了非常近距离之间的集成芯片。转化为优势的延迟、带宽、力量和形式因素。”

台积电的技术快11.9倍和191倍的带宽比当前的2.5 d / 3 d设备。最初,SoIC技术使9μm音高。它使I / O密度从1200000年12000 / mm²/ mm²,相比800 / mm microbumps²,台积电。

该公司最近展示了SoIC扇出包的概念。在当前信息包,一个内存死,而系统级芯片(SoC)死在底部。

SoIC技术,SoC分为三个更小的芯片。一个芯片上,两个都在底部,保税。通过更大的死亡分解成小块,台积电表示,它可以降低成本,提高产量。

在另一个例子,台积电显示3 d设备与三层架构。第一层由大量死亡。第二和第三层都由三个小芯片,都嵌在衬底。

图2:未来3 d系统扩展使用SoIC来源:台积电

这里有一些挑战。获得良好的死是一个问题。调整和堆积死准确是另一个。

混合键也很困难。“这不是微不足道的,台积电的Yu说。“键是非常关键的。这个键可用热预算非常有限。我们需要有很好的从双方接触铜债券。”

还有其他问题。“虽然铜波纹的过程已经多年来用于BEOL金属互连在半导体晶圆厂,有几个独特的挑战申请铜波纹的混合——die-to-wafer和薄片,”Stephen Hiebert说道,说高级营销主任心理契约。

“首先,晶片和模具表面必须完全免费void-inducing缺陷。这是特别具有挑战性的die-to-wafer混合成键,因为分离是粒子污染的主要来源,”Hiebert说道说道。“第二,CMP过程必须精确控制这样的铜垫形状概要文件中维护焊接过程窗口。第三,铜垫必须由die-to-wafer对齐或薄片焊接工具,与较小的混合键合互连球越来越困难。”

与此同时,在市场上还有其他选择。一群在开放领域特定的架构(ODSA)项目定义和开发一种新的chiplet-based架构。Achronix、思科、Facebook、Netronome NXP、zGlue等正在研究这项技术。

开发3 d设备和chiplets目前一些主要的挑战,其中一个大问题。“为多个设备在异构集成相结合,一个坏的死导致整个计划的失败,“Hiebert说道说道。

结论
显然,然而,该行业正全速推进异构集成。好消息是,有许多创新的方法来做到这一点。

这也是问题所在。找到正确的解决方案只是许多挑战的领域之一。

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