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下一代2.5D/3D包的竞争

新的方法旨在降低成本,提高异构集成的效益。

受欢迎程度

几家公司正在竞相开发基于各种下一代互连技术的新型2.5D和3D封装。

英特尔、台积电和其他公司正在探索或开发基于一种新兴互连方案的未来封装,这种方案被称为铜-铜混合键合。该技术提供了一种在芯片级使用铜连接来堆叠高级模具的方法,从而实现了新型的3 d-ics、小芯片和记忆立方体。铜混合键合和竞争性方案仍在研发中,前景广阔,但也存在一些技术和成本挑战。

许多公司和研究机构都在研究它,这是有充分理由的。在某些情况下,传统的片上系统(SoC)设计在高级节点上变得过于笨重和昂贵。因此,该行业正在争先恐后地使用多种不同的方法开发新的设备替代品。

今天,与此同时,该行业正在发展或航运2.5 d/3D等先进的包使用现有的互连方案。互联用于将一个模具连接到另一个模具或连接到2.5D中单独的插入器。在许多这样的封装中,模具是堆叠和连接的,使用一种称为铜微凸点和支柱的互连技术。凸起和支柱在不同的设备之间提供了小而快速的电气连接。

最先进的微型凸起和支柱是间距为40μm的微小结构。音高指的是一个给定的空间。间距为40μm的铜柱尺寸为25μm,间距为15μm。展望未来,该行业可以将凹凸间距调整到20μm或接近20μm。然后,该行业需要一个新的互连解决方案,超越颠簸和支柱。

目前有几种选择,但铜-铜混合键是目前最受欢迎的。使用铜-铜扩散粘合技术直接堆叠和连接模具的想法,消除了凸起和支柱的需要。

TechSearch International总裁Jan Vardaman表示:“许多组织和公司计划采用直接键连接或混合键连接,因为它们可以达到20μm到10μm以及更低的间距。”“当我们达到10μm或更低的间距时,这可能是必要的。”

铜杂化键并不新鲜。多年来,该技术一直用于先进的CMOS图像传感器。但是,将先进的芯片堆叠技术(如内存上的内存和逻辑上的内存)迁移是具有挑战性的,并且涉及复杂的晶圆厂级流程。尽管第一批产品可能会在2021年或更早出现,但这项技术的时间仍然是一个不断变化的目标。

尽管如此,该领域仍有一些进展。其中包括:

  • Imec、英特尔、乐提、三星、台积电和其他公司正在为未来的高级封装研究铜混合键合。
  • Xperi开发了一种新的混合键合技术。该公司正在将这项技术授权给其他公司。
  • 在研发方面,业界正致力于混合键合,以实现新的3D DRAM类型,即3DS(三个芯片堆叠)DRAM。一些公司正在开发新的高带宽存储器(HBM)。

此外,在研发方面,许多公司正在研究新的2.5D, 3D-IC和chiplet设计,将内存堆叠在逻辑上,或将逻辑堆叠在逻辑上。


图1:混合键合的3D集成

互连的挑战
今天的芯片封装在过多的IC封装类型中。细分封装市场的一种方法是通过互连类型,包括线键合、倒装芯片、晶圆级封装(WLP)和在矽通过(tsv)。它们本身不是封装类型,但它们指定了芯片如何相互连接或如何连接到电路板上。

根据TechSearch的数据,目前大约75%到80%的封装是基于线粘接的。焊丝焊接机用细线将一个芯片缝到另一个芯片或基板上。线粘接用于许多封装类型。

对于许多芯片,线键合不能提供足够的I/ o。为了增加I/ o,业界使用了不同的互连技术,如倒装芯片、WLP和tsv。

该公司工程副总裁Calvin张表示:“所有这些技术对于不同的应用都有自己独特的最佳点日月光半导体.“如果你看一下路线图,你可以把它分为倒装芯片、扇形和2.5D的密度和封装尺寸。密度是指I/ o的数量。目前,2.5D可以处理最多的I/ o。2.5D可以处理超过几十万个颠簸的I/ o和电源接地。对于扇出,它是一个中等大小的密度和包装大小。然后,对于BGA,你谈论的是几百到1000个I/ o。”

在倒装芯片中,芯片顶部会形成大量较大的焊料凸点,或微小的铜凸点和铜柱。该设备翻转并安装在单独的模具或板上。这些凸起落在铜垫上,形成了电气连接。一般来说,这两种结构使用一种称为晶圆键合器的系统进行键合。不那么激进的投球使用倒装芯片键合器。

扇出它被归类为WLP,其中模具是在晶圆上封装的。同时,在2.5D中,模具被堆叠或并排放置在一个插入器,包含tsv。中间体充当芯片和电路板之间的桥梁。

先进的包装例如2.5D和扇出,已经存在多年了。但它主要用于高端应用。对很多产品来说都太贵了。

展望未来,先进的封装有望成为开发新的系统级芯片设计的更可行的选择。传统的芯片扩展方法,即封装更多的晶体管,在每个新节点上变得越来越困难和昂贵。因此,虽然扩大规模仍然是新设计的一个选择,但该行业正在寻找替代方案。

另一种获得扩展优势的方法是将多个复杂芯片放在一个高级封装中,也称为异构集成。在异构集成的一个例子中,芯片制造商可以合并一个FPGA以及2.5D封装的HBM。针对高端系统,HBM将DRAM芯片堆叠在一起,并将它们与tsv连接,从而实现更多的I/ o和带宽。例如,三星的HBM2技术由8个8Gbit DRAM芯片组成,这些芯片使用5000个tsv进行堆叠和连接。

在HBM中,每个DRAM模具两侧都有微凸点,可以连接到另一个模具。EV集团业务开发总监Thomas Uhrmann表示:“我们谈论的是5µm TSV到50µm厚的DRAM模具,以及直径25µm、间距55µm的微凸点。

回到2.5D的例子,HBM和FPGA然后使用55 μ m间距的微小铜微凸点堆叠、连接并连接到插入体上。

键合过程不是用倒装芯片键合器完成的。对于更细的节距要求,行业通常使用热压缩粘接(TCB)。TCB粘接器拿起一个模具,并将凸起对准另一个模具的凸起。它通过力和热将凸起结合在一起。

TCB定义了在焊接过程中使用力而不是回流焊形成细间距互连。连接间距越低,在连接过程中对平面度和变形的要求就越高。”

尽管如此,如今的2.5D和3D技术仍存在一些困扰问题。成本是一个问题。此外,TCB是一个缓慢的过程,低吞吐量。

“许多客户通过堆叠芯片进入三维空间。每次他们叠芯片的时候,都会有成千上万个凸起或柱子。他们必须把这些东西粘在一起,因为他们不断地堆叠层。所有的凸起或柱子需要在相同的高度。否则,凸起不会产生接触。那么,你基本上可能会失去全部的报酬,”苏博德•库尔卡尼(Subodh Kulkarni)表示CyberOptics

展望未来,领先的芯片客户正在迁移到10nm/7nm及以上的下一个节点。这对软件包有几个影响。“你需要更多的I/ o。您可以将更多的功能块集成到模具中。所以你需要更多的I/ o来路由这些功能,”ASE的张说。

为了在同一区域放置更多的I/ o,您需要将凹凸间距缩小到目前的40微米规格之外。这需要更小的凹凸和支柱。利用今天的技术,业界看到了将凹凸间距扩大到20微米左右的途径。然而,这仍然是一个移动的目标。

如今,市场上已经出现了一些这样的例子。例如,英特尔最近推出了一个新的3D CPU平台,代号为“Lakefield”。它将一个10nm处理器核心与英特尔的四个22nm处理器核心组合成一个包。据维基芯片网站(WikiChip)介绍,这项名为fooveros的3D技术使用了现有的36微米间距的微凸点。

随着时间的推移,许多人将保持目前的凹凸球场。有些人会把他们推到极限。不过,在一定程度上,还存在一些颠簸和支柱的挑战。

在铜柱工艺流程中,确定了铜柱的尺寸。然后,在衬底上,表面沉积有种子层。在表面涂上抗蚀剂,然后刻印图案。在定义的区域镀上铜层,然后是焊锡帽。

在20微米的间距,过程变得困难。20 μ m间距涉及11 - 12 μ m支柱尺寸,间距为8 - 9 μ m。这时支柱的纵横比就变得难以管理和控制。

“从光刻的角度来看,最小微凸距可以低于20微米。最小微凸点CD由光刻胶化学性质、微凸点高度和成像透镜的数值孔径决定。微凸点的CD挑战来自于其他工艺步骤,如湿蚀刻时铜种子层的凹陷,”公司光刻营销高级总监Shankar Muthukrishnan说Veeco

什么是杂化键?
尽管如此,该行业需要一个新的20微米间距的互连解决方案。最主要的竞争者是铜对铜键合。这个想法是直接使用细间距铜连接来堆叠和连接设备,而不是使用微型凸起和支柱。

有几种方法,如铜-铜热压缩键合和铜-铜杂化键合。

Kulicke & Soffa和UCLA最近展示了一种铜对铜TCB技术,实现了≤10μm的细间距铜互连。研究人员还开发了一种减少铜氧化的原位处理方法。

在铜TCB中,想法是在两个晶圆表面形成铜柱。然后使用TCB粘接垫。铜TCB仍在研发阶段,面临着一些可靠性和成本方面的挑战。

与此同时,铜-铜杂化键的动力最大。有了这项技术,英特尔、台积电和其他公司正在探索或设计一种新的细间距2.5D和3d - ic。台积电最近提供了更多关于其下一代3D技术的细节,称为用于3D异构集成的集成芯片系统(SoIC)。SoIC仍在研发阶段,将使用带铜杂化粘结的细凹凸沥青。

台积电和其他公司正在开发自己的混合键合技术。一家名为Xperi的公司开发自己的技术并将其授权给其他公司。

在混合键合中,使用晶圆键合器将两种结构结合在一起。一些人正在使用标准材料,而另一些人则在探索更奇特的类型,如纳米糊和纳米颗粒。

英特尔封装研究主管、研究员Johanna Swan表示:“混合键合就是在两个晶片之间制造良好的导电性,有很多方法可以考虑。”“根据我们认为最适合我们产品的材料,我们正在研究一系列不同的材料。”

混合键合不同于一种称为“直接键合”的技术,后者用于当今的CMOS图像传感器、MEMS和RF开关。

在直接键合中,晶圆是在晶圆厂加工的。介电材料暴露在晶圆的一侧。另一个晶圆以同样的方式加工。然后,两个晶圆使用晶圆键合器进行介电-介电键合过程。

在杂化键合中,这个过程有点类似。不同之处在于,这两块晶圆是在室温下使用两种技术结合在一起的——介电-介电键和金属-金属键。在这种情况下,金属涉及铜-铜键。

混合键合可用于将两个晶圆键合在一起(wafer-to-wafer键合),以及将一个芯片键合到晶圆(die-to-wafer键合)。

混合粘接工艺是在晶圆厂的前端制造流程中进行的,而不是在工厂OSAT.Xperi旗下的Invensas公司总裁克雷格·米切尔(Craig Mitchell)说:“我们正在利用前端流程的优势。“我们必须优化应用的参数,但我们使用的是现有设备。”

Xperi将其混合键合过程称为直接键合互连(DBI)。DBI在晶圆厂遵循传统的铜大马士革流程。

一旦晶圆在晶圆厂被加工,金属垫被嵌入表面。采用化学机械抛光(CMP)使表面平面化。然后,晶圆经历一个等离子体激活步骤。

单独的晶圆也经历类似的过程。晶圆采用两步工艺进行粘合。它是介电到介电键,然后是金属到金属的连接。

混合键是有效的。多年来,该行业一直在使用这项技术来制造先进的互补金属氧化物半导体图像传感器。为此,一个晶圆是逻辑,而另一个是像素阵列。两个晶圆键合在一起。

多年前,索尼授权Xperi的混合粘合技术用于开发图像传感器。用于智能手机的索尼图像传感器由6μm间距的互连线组成。

Xperi公司产品营销高级总监阿布·努鲁扎曼(Abul Nuruzzaman)说:“我们还展示了1.6μm。”“业界一直在谈论1μm的间距。”

总的来说,混合键合每平方毫米可实现25万到100万个互连。相比之下,40μm间距的微凸点每平方毫米可以实现600-625个互连。

现在,该行业正在研究用于高级内存和逻辑芯片堆叠的混合键合。目标是开发更先进的2.5D/3D产品。

这就是该行业面临的几个挑战,这就是为什么它仍然处于研发阶段。该公司高级营销总监Stephen Hiebert表示:“要实现良好的铜-铜键合,需要精确控制铜CMP步骤后的形貌。心理契约.“如果过度抛光,铜垫的凹槽就会变得太大,在混合键合过程中,有可能存在垫无法连接的风险。如果未经过抛光,铜残留物会造成短路。”

与此同时,Xperi开发了一种新的混合键合技术。该版本适用于40μm至1.6μm间距的晶圆到晶圆堆叠。

为此,混合键合工艺流程是相同的,但有更多的步骤。晶圆加工完成后,芯片被切丁、激活,然后粘接在晶圆上。Invensas的Mitchell说:“我们认为这是2.5D和3D集成向前发展的关键解决方案。“对于许多2.5D和3D应用程序,你将使用不同尺寸的模具。它们可能来自不同的晶圆,甚至不同的晶圆厂。拥有一种技术,可以让你把一个已知的良好的单个模具连接到另一个已知的良好的模具上,这是未来电子产品的重要能力。”

最初,Xperi的新型混合键合技术针对的是一种新型3D存储器,将在未来两到三年内上市。例如,业界正在开发3DS dram。然后,对于HBM, 16个DRAM芯片可以通过细间距铜连接直接相互连接。每一层之间仍然需要tsv。

另一个应用涉及2.5D、3d - ic和芯片,你可以在芯片级别上堆叠内存-逻辑或逻辑-逻辑。“我们看到的发展方向是2.5D和真正的3D-IC芯片概念,允许在这些芯片之间实现一整套更高密度的互连。你已经达到了一个几乎类似芯片的互连的程度,但你可以在芯片之间使用它,”米切尔说。

还有其他优势。“随着芯片变得越来越大,从芯片一端移动的距离可能会变得很大。但如果你有三维互联,你就会达到微米,”他说。“这对功率、延迟、性能和热量都很重要。如果你不需要在大范围内驱动信号,你可以使用更少的电流。这样产生的热量更少。”

来自Xperi和其他公司的新型混合键合技术并不简单,而且面临一些重大挑战。TechSearch的Vardaman说:“当人们接触到这种类型的宣传时,你将需要一种前端心态。”“环境必须超级干净。表面不能有粒子。否则,就没有化学键。有很多问题需要处理。”

这些还不是唯一的挑战。“更具挑战性的是多层或芯片堆栈,因为键合过程中的顺序不均匀性会影响下一层键合。因此,公差和均匀性要求越来越高。更重要的是,模具堆的价值正在迅速增加,这意味着收益率成本正在增加,”EV Group的Uhrmann说。

其他人也同意。KLA的Hiebert说:“对于异质集成的多个设备来说,一个坏的芯片就会导致整个封装的失败。”“对于混合键合,我们认为必须克服几个过程控制挑战,才能推动该技术应用于新的逻辑和内存应用。在混合键合过程中,孔洞严重限制了产量,因此对孔洞诱导颗粒的在线缺陷检测是必不可少的。对于小于10微米的间距,检测100nm至200nm范围内的颗粒变得至关重要。”

有些问题并不是那么明显。Brewer Science高级包装事业部执行董事Kim Arnold表示:“先进的2.5D和3D封装需要临时粘结/粘结过程,但这实际上取决于最终目标是什么。”“一些工艺的挑战在于它们利用翻转工艺,这需要两个载体。这意味着“载流子2”必须承受“载流子1”的脱键方法。’”

结论
显然,杂化键是复杂的。但该行业希望让它发挥作用。随着芯片规模的放缓和变得过于昂贵,该行业需要一些新的和不同的方法。

否则,集成电路行业本身可能会放缓,如果不是逐渐停止。它可能已经在那里了。

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4评论

格雷琴帕蒂 说:

DBI©由Ziptronix开发并注册商标,然后通过Xperi转让给Invensas。这里描述的混合键合与DBI©在许可下的实践不同吗?

Subhash L. Shinde 说:

自2005年6月以来,Ziptronix在多个3DI会议上展示了DBI技术。从2007年到2011年,我很高兴在他们的团队工作。

马克LaPedus 说:

你好,格雷琴,

一般来说,在本文中,我描述了Xperi用于支持3D集成的DBI混合绑定过程。其他公司也在研究用于3D集成的混合粘接工艺。每一个都可能相同或略有不同。

在这篇文章中,我还试图从总体上描述混合键合过程的挑战。

仅供参考。Xperi的DBI技术最初是由Ziptronix开发的。事实上,Ziptronix开发了两种晶圆键合工艺——zibond和DBI。ZiBond为直接键合,DBI为混合键合。

2015年,Tessera以3900万美元收购Ziptronix。Tessera是Xperi的一部分。

戴夫·古普塔博士 说:

为了支持DBI已经准备好在HBM等产品中取代当前的模具堆叠/粘合技术(TC FCB w/ Sn capped Cu uPillar bumps)的说法,有必要展示不仅仅是堆叠的PowerPoint草图的数据。直到2020年7月,这一点还没有在出版物和演讲中出现。需要做的是:(1)堆叠测试车辆的描述,包括x部分,显示互连堆栈(2)详细信息,以评估它们是否复制HBM中垂直互连的基本特征(即。(3)测试菊花链的描述(4)多模堆的产量和可靠性测试结果

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