接下来是什么先进的包装

包装房子是准备下一波的先进集成电路包,希望获得一个更大的立足点在竞相开发新一代的芯片设计。

在最近的一次事件,日月光半导体,Leti /意法半导体,台积电和其他一些新的和描述先进的集成电路包装技术,包括各种产品类别,如2.5 d、3 d和扇出。一些新的包装技术是滴在市场,而另一些则仍在研发。一些永远不会由于技术和成本的原因。

一些制造商扩大包装在其他方面努力。例如,三星半导体部门最近收购了panel-level扇出从另一个下属单位,三星机械电子(SEMCO)。移动,三星半单元将扩大其在扇出的努力,推进到panel-level扇出市场。

整个行业,包装是扮演更重要的角色,成为一个更可行的选择开发新系统级芯片设计。因此,芯片制造商和包装公司正在扩大他们的努力。

传统上,集成电路产业依赖传统芯片扩展和创新架构的新设备。在芯片扩展,这个想法是在单片死或布置更多的晶体管系统级芯片(SoC)在每个流程节点,使更快的芯片每晶体管成本较低。但是传统的芯片扩展变得更加困难和昂贵的每个节点。

虽然比例仍然是一个选择的新设计,该行业正在寻找替代品。得到的好处扩展的另一种方法是通过将多个和先进的芯片在一个先进的包,也称为异构集成。

“在过去,我们试图把一切都硬塞进一个单片芯片。但是现在,它变得如此昂贵和芯片正变得如此之大,”凯文张负责工程的副总裁说日月光半导体在最近接受采访时,IEEE电子组件和技术会议(ECTC)。“异构集成解决由来已久的问题与不同的流程节点通过结合芯片和技术。die-to-die互连的距离是如此之近,它模仿里面的功能块互连距离一个SoC。”

有几种方法可以实现一个使用异构集成芯片设计,但是这个概念并不是什么新发明。先进的包装几十年来一直用于有限形式在利基应用程序中。成本问题是随着技术仍然太贵了对于许多应用程序。

ECTC,几家公司描述新的包装技术,希望解决的成本和其他挑战的舞台。其中包括:

• ASE更多细节描述一个高密度扇出技术,支持高带宽内存(HBM)。
• 意法半导体和Leti共同描述一个3 d使用chiplets包装技术。chiplets的想法是,你有一个菜单的模块化芯片,或者chiplets,在图书馆。然后,您使用一个die-to-die互连方案集成在一个包。
• 台积电提供更多细节关于其下一代扇出和3 d技术。

新进步panel-level扇出,倒装芯片和wirebond也在ECTC。

Wirebond和倒装芯片
有一段时间,IC半导体行业包装采取了后座。包只是在房子芯片以尽可能低的成本。不再是这样。进步与小包装使芯片形式因素。它还铺平了道路走向新的和高级形式的异构集成。

今天,大量的集成电路包装类型是针对不同的应用程序。“我喜欢把它分成移动和高性能,”Jan Vardaman表示TechSearch国际。“移动有一组不同的包。移动到陡峭的斜坡,是非常敏感的。薄也很重要,所以你有更多的电池。”

高性能需要不同的包更多的I / o。两个市场,没有一个包类型,可以满足所有的要求。“不同的人有不同的方法,”Vardaman说。“有很多方法去山顶。”

包装市场的另一种方法是通过互连类型,包括wirebond、倒装芯片,wafer-level包装和在矽通过(tsv)。

大约75%到80%的今天的包是基于线结合,这是一个老的技术,根据TechSearch。发达国家早在1950年代,一个芯片引线接合器针使用细小的电线连接到另一个芯片或衬底。线焊接用于低成本遗留包,中档包和记忆堆积而死。

用铁丝焊接行业可以堆栈和缝合在一起16闪存死32死栈,据Kulicke &本(K&S)。“跟上现代内存应用的概要文件和高性能的要求低,高I / O数,更死栈和长悬垂结构的使用是不可避免的,”巴兹尔弥尔顿说,K&S高级主管工程师。“这些需求为wirebond过程工程师生成新的挑战。”

扩展wirebond的功能,较好的行业需要系统循环和stitch-bond形成。今天,主流wirebond循环高度是300年到400年µm (15 - 20 x线径)。在ECTC K&S发表了一篇论文,证明2 x线径在35µm山庄。

不过,处理器和其他芯片wirebond不提供足够的I / o。增加这个数字,倒装芯片是一步wirebond之上。扇出是在中间的I / Os,而2.5 d / 3 d是在高端。

图1:包装技术与应用。来源:日月光半导体

商业化在1960年代,倒装芯片至今仍广泛使用。在倒装芯片,小铜疙瘩的海洋形成的芯片。设备翻转,安装在一个单独的模具或董事会。撞落在铜垫,形成一个电气连接。

倒装芯片用于许多包类型。例如,在ECTCJCET描述的细节正在努力发展先进的包使用薄有机基质和倒装芯片。

仍在进行中,JCET技术使单一和multi-die包,包括2.5没有想配置插入器。“超薄衬底的显著特征是它的厚度,可一个数量级比正常的倒装芯片薄层压板或累积基质,“说Nokibul伊斯兰教,JCET集团技术战略总监。

扇出,2.5 d / 3 d和chiplets
倒装芯片后,扇出下一个I / O的层次结构。扇出最近获得注意力当苹果开始使用iphone台积电的信息扇出方案。这个包将苹果公司的应用程序处理器和第三方内存相同的单元,使I / o比其他类型的包。

日月光半导体公司,JCET也和其他人提供扇出。扇出包芯片用于汽车、移动设备和其他应用程序。扇出不需要插入器,使其低于2.5 d / 3 d。

技术列为wafer-level包,死是打包在一个晶片。“FOWLP芯片嵌入环氧模塑料,然后高密度再分配层(rdl)和焊料球是捏造生产重建后的晶片,晶片表面“金是的说,技术晶圆级包装材料业务单位主管布鲁尔科学。”随着行业将扇出推到极限,压力中扮演一个重要因素。你有压力和弯曲。”

扇出分为两段,低密度和高密度。低密度扇出(少于500 I / Os)用于电源管理ic,编解码器和其他设备,而高密度(超过500 I / o)是针对服务器和智能手机。

展望未来,扇出延伸其触角在这两个市场。“你看到推动延长扇出,”Kim阿诺德表示,晶圆级执行董事在啤酒包装材料科学。“扇出的行业正在寻找提供所需的性能。这个行业知道如何运行的过程。他们也知道成本结构。”

例如,在高端ASE和台积电正致力于支持HBM扇出包,这地址在今天的系统内存墙一个巨大的挑战。

在系统中,数据处理器和之间的移动内存。但有时这种交换导致延迟和功耗,这有时被称为记忆墙。DRAM,主存系统,是主要的罪魁祸首之一。在过去的十年里,DRAM的数据率已经在内存带宽要求。

一个解决方案是高带宽内存(HBM)。针对高端系统,HBM栈DRAM模上彼此并将它们与tsv,使更多的I / o和带宽。

通常,HBM集成在一个2.5 d包中。在2.5 d,死亡堆积或并排放置在一个插入器,它包含tsv。插入器充当芯片和董事会之间的桥梁。

不过,一般2.5 d HBM降级为高端应用。2.5 d的大问题是成本。太贵了对于大多数应用程序。

为了帮助降低成本,行业正在与HBM扇出包装上。例如,在一篇论文ECTC ASE描述一两扇出技术,集成了一个ASIC HBM2死亡。为此,ASE使用混合扇出的包被称为扇出芯片衬底(中心)。

ASE目前的中心方案是基于这一过程被称为chip-first。相比之下,HBM版本的中心是一个chip-last过程,使30毫米x 30毫米包大小2μm线/空间和10μm通过大小。它有四个RDL层堆叠通过。

扇出和HBM有几个优点超过2.5 d。“电气性能比2.5 d插入器解决方案,”John Hunt说高级的工程总监ASE。“你有插入损耗少,比2.5更好的阻抗控制和降低翘曲的d。这是一个低成本的解决方案,更好的电气性能。所不同的是,2.5 d可以做更精细的线条和空间。但我们可以用我们目前的路线HBM2死了2μm线和空间”。

图2:一个高性能计算设备的关键信号来源:日月光半导体

扇出HBM可以带走份额从2.5 d,但不会完全取代它。“当你看看除了扇出,你看2.5或3 d。你会发现,人们需要一个插入器实例。他们需要的性能。3 d的同样适用。你有地方3 d性能是必需的,”布鲁尔的阿诺德说。

扇出的其他人也正在开发新的版本。在ECTC,台积电披露细节下一代扇出技术,被称为三d-mim (MUST-in-MUST)。

台积电目前的扇出技术是基于package-on-package(流行)计划。在流行,两个死(或更多)被安置在同一个包和使用各种连接互连技术。

相比之下,3 d-mim像嵌入式技术而死。“3 d-mim技术利用更简化架构,“An-Jhih苏说,研究员台积电。“首先,没有晶片疙瘩和倒装芯片键合3 d-mim扇出一体化进程,这减少了组装复杂性和避免了chip-package-interaction可靠性挑战在倒装芯片组装。第二,更薄包配置文件实现改进的形式因素,热,和电气性能。”

还在研发、3 d-mim由衬底层分离。死亡或死亡堆栈可以嵌入到每一层和连接板通过一个链接。

在一个三层的配置,例如,包括一个SoC。中间层由8记忆死了,嵌入式和交错的底物。层底部也有8记忆死亡。总之,包由一个SoC和16个内存足迹的死在一个包15 x 15毫米²。

嵌入模包装并不新鲜。一般来说,技术提出了各种制造和成本的挑战。粘结层,调整模具的挑战。

与此同时,扇出其他方向移动。例如,经过多年的研发,panel-level扇出技术市场终于开始增加,至少在有限的几个供应商。

这里有各种挑战,包括缺乏面板的标准和生态系统。“有很多新材料和设备关注panel-level处理进入市场,“挚友布劳恩说,副经理弗劳恩霍夫。

Chiplet躁狂
经过多年的适度的成功发展中3 d-ic包,该行业推出新版本的技术。3 d-ic,这个想法是死在对方或内存堆栈逻辑逻辑。模具是使用一个活跃的插入器连接。

仍在开发的早期阶段,chiplets 3 d-ics的另一种形式。有各种方法chiplets集成。例如,而不是一个大SoC在一个包,你把设备分成小的死和连接它们。

“Chiplets支持异构集成的CMOS non-CMOS设备,”特帕兰杰佩说,首席技术官Veeco。”例如,在ECTC,一些论文强调了运动的好处的电压调节器主要CMOS死,特别是对于服务器芯片的核心,需要几百瓦的功率。移动稳压器芯片外可以减少昂贵的模具大小先进CMOS(即10 nm和7海里)20%至30%。”

整理不同的模块像乐高玩具的想法已讨论多年。到目前为止,只有迈威尔公司利用这一概念商业化,这是专门为自己的芯片基于所谓的模块化芯片(麻吉)架构。

现在,政府机构、行业组织和企业跳到chiplet潮流。最新的是意法半导体和Leti,共同发表了一篇论文在ECTC使用chiplets 3 d系统架构。

意法半导体和Leti发达六多处理器chiplets基于28 nm FD-SOI技术。设备被放置在一个65纳米活性插入器并使用铜柱连接。

“这些铜柱通过插入器提供一个大型chiplet-to-chiplet通信带宽,以减少影响chiplet平面布置图,“说珀西瓦尔Coudrain, CEA-Leti研究员。”这个对象集成96核心,提供低功耗计算织物cache-coherent架构和宽电压范围。”

同时,台积电描述其最新努力在该地区,它调用系统集成芯片(SoIC) 3 d异构集成。

台积电演示了SoIC扇出包的概念。台积电的信息方案,内存模上,而一个SoC坐落在底部。

台积电的SoIC技术,可能有三个小SoC或chiplets代替一个大SoC的包。一个SoC在上面,两个都在底部,加入使用粘结法。

这个想法是为了打破大SoC chiplets小,大概有一个较低的成本和收益比单一的死亡。“典型的3 d-ic流行相比,SoIC-embedded InFO_PoP提供互连I / O键密度更高,更低的能耗和薄包配置文件,“台积电的f.c陈的一篇论文中说。

不用说,chiplets行业面临一些挑战。“鉴于所有的优势,我们希望chiplet收养,但主要的问题是在什么速度?这将主要由成本推动的。所以它最有可能实现主要在高端应用程序最初,和采用更一般的成本下降,”副总裁沃伦•弗莱克说光刻应用Veeco欧泰克的业务单元。

将chiplets集成到一个包是说起来容易做起来难。“总的来说,个人chiplets用于完成一个包,光刻技术的挑战就越大。这包括互连叠加,TSV过程堆叠芯片互连和生产力(系统吞吐量)提供所需的技术解决方案,以合理的费用,”弗莱克说。

还有其他挑战。“小金属特性3 d堆叠还驱动小缺陷的检测和控制更严格的维度,”Stephen Hiebert说道,说高级营销主任心理契约。“对于异构集成,每个设备被集成的质量要求正在迅速增加。更苛刻的要求准确死亡筛选出现的数量和集成电路集成到一个system-in-package增加的价值。wafer-level和文明程度检查,小或细微的缺陷,可能是以前接受的越来越不能接受这些死后得到合并在一个复杂的,无需多设备包。一个坏板牙system-in-package可以杀死整个异构包。”

结论
为下一波设备,IDMs和设计房子有几个选择。比例仍在名单上,但它不再是唯一的选择。

“从经济的角度来看,有多少公司可以负担得起硅现在流血的边缘?这个数字正在萎缩。高性能市场,总有需要,”沃尔特·Ng说,企业管理的副总裁联华电子。“但是其他所有人都放慢了不少。你可以看看需要先进的包装在多个地方。”

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