先进的包装选择增加

事实证明，从任何流程节点或成本点开发的块中设计、集成和组装异构包比预期的要困难得多，特别是在高性能是主要标准之一的情况下。

至少部分问题在于，选择的范围很广，这使得很难实现规模经济。即使某些特定方法有发展势头，比如采用最先进节点开发的芯片的2.5D封装，用于连接不同芯片的硅中间体仍然是专有的。除此之外，还有一长串技术问题，包括粘合、清洁、翘曲，以及各种通常被认为与包装无关的物理效应。

“我们经常被问到的一个问题是，什么是适合异质集成的包装平台，”Xilinx负责高级包装的研究员苏雷什·拉马林加姆(Suresh Ramalingam)说。“这需要对建筑进行多维度的思考。答案可能不同，这取决于您如何对FPGA、CPU或GPU进行分区。这是一个非常困难的问题，很难定义标准。”

这并不是因为缺乏尝试。例如，整个芯片方法旨在使用模对模互连将单个模具集成到一个封装中。包括IEEE、DARPA和至少一组公司在内的几个组织正在试图敲定互连的通用规范。这些都还没有到位。

不过，这并不意味着高级包装有麻烦了。每个主要的手机、数据中心、网络甚至一些高端智能手表都有多芯片包。但是，这种方法需要时间和经验，才能使先进的封装易于设计，足够便宜，可以用于最先进的电子产品以上，并且可以快速制造，具有可预测的结果和高产量。

英特尔封装研究主管兼研究员约翰娜•斯旺(Johanna Swan)表示:“客户需要工具，而这些工具现在还不存在，这不是一刀切的方法。”“它通常是来自许多客户的许多产品的组合。我们正在努力采用更标准的做事方法。例如，拥有标准接口是否重要?但接下来你会遇到一个问题:标准到底有多标准?”

以小纸片为例。在任何工艺节点上开发各种尺寸的芯片，可以使用通用的互连方案快速封装在一起，这一想法已经讨论了十年。从业务和技术的角度来看，这个概念都是有意义的，即使在今天，SerDes或HBM2堆栈也可以以半标准的方式附加到包中。英特尔基于芯片创建了一个名为fooveros的完整架构，通过其嵌入式多模互连桥(EMIB)和片上网络进行物理连接，该网络是英特尔去年收购NetSpeed Systems时获得的。其他人也在推行类似的方法。

图1:互连优化。来源:英特尔

日月光工程副总裁卡尔文(Calvin张)说:“芯片正处于一个拐点。“使用小芯片的原因是令人信服的。减小了模具尺寸和功率。从OSAT的角度来看，我们为此提供了几个不同的平台——2.5D就是其中之一。另一种是晶圆级或面板级的高密度扇出。使用哪个平台是正确的?这还不清楚。也有一些桥梁，比如来自英特尔的EMIB。但所有这些都对设计、可靠性和测试有重要意义。在一天结束的时候，是有成本的。 Those are the open questions for chiplets.”

不同的包装选择
打包中最大的问题之一是确定哪种类型的包最适合特定的应用程序。人工智能/机器学习/深度学习，这些天似乎无处不在，特别适合高级包装，因为它允许各种不同的处理元素和内存通过非常高速的互连耦合在一起。

性能最高的封装方法是3D-IC，至少在理论上是这样。硅通孔(tsv)可以从一层运行到另一层，大大加快了数据在不同层之间以及处理器和存储器之间的移动。问题是导线中的动态功率密度、静态泄漏和电阻都会产生热量，在3D设备中，热管理是一个严重的挑战，因为一些芯片没有暴露的表面。这反过来又限制了处理器在没有复杂冷却的情况下可以运行的速度和时间。此外，3D需要一个完整的单独的设计流程，但目前还没有完全到位，因为3D- ic将会变得多么普遍还不清楚。

这使得2.5D更受欢迎，其中不同的模具连接到填充tsv的中间层。Xilinx在28nm工艺上推出了其第一个2.5D配置，主要是出于成品率的考虑，因为较小的模具比单个较大的模具的成品率更高。但从那时起，2.5D已经成为可用的性能最高的解决方案，因为它采用了粗管插入器，在较短的距离上使用更少的功率驱动更小的电阻，而不是使用标准的线键合连接到DRAM的单个芯片。

赛灵思的Ramalingam说:“我们的第一款产品是芯片对芯片，大约有20万个微凸起。“这些天我们接近100万。但是一些挑战涉及到包装的复杂性。晶圆代工厂仍然认为硅中间体是一种维修选择。如果你想自己采购硅中间体，这是非常困难的。尽管它被认为是传统的后端层，但它需要大量的fab工艺。”

这就推高了该设备的成本，因为只有代工厂才提供这些中间体。类似的，成本较低的方法涉及使用一个桥接之间的模具。这可以发生在芯片下面，这是三星正在推动的方法，也可以发生在芯片上面，这是英特尔正在解决的问题。

英特尔的Swan说:“优势在于你可以在上面安装任何你想要的节点芯片。”“我们预计我们将拥有混合节点，您可以使用混合匹配类型的方法进行优化。但有很多决定要做。你在附近做什么和在更远的地方做什么有很多权衡。我们也在发展定向互联，我们称之为ODI(全方位互联)。这是EMIB的下一个扩展。无论你把什么放在基础芯片上，如果你想要一个高速I/O和DDR在上面，但你想要一个独立的芯片，你可以把它从底部移动到顶部。这对热气流也有帮助。对外直接投资是磕磕碰碰的，而且是最短的渠道。”

Chiplets也可以在扇出配置中使用，具有各种不同的连接选项。

日月光半导体的张表示:“日月光半导体一直致力于面板级和晶圆级，以成功开发用于高密度风扇输出的300mm x 300mm面板。”“其中一个关键特征是，我们可以在2-2μ线和空间上使用高密度扇出来取代硅中间体。在基板中有嵌入层。我们讨论的是微芯片的功率传输。设计公司的主要推动力之一是如何提供动力。对于高密度的扇出，主要的问题是，‘产量是多少?“我们有多次迭代的功能硅。我们修改了设计规则，使产量非常高。”

图2:不同类型的扇出。来源:日月光半导体

技术问题
虽然目前封装的基本技术已经得到了很好的验证，但在提高功率、性能和成本方面还有很多工作要做。

根据封装类型的不同，对齐可能会出现问题，因为芯片在封装过程中可能会移动。这在扇出中尤其如此，在那里死移是一个问题。例如，Brewer Science正在开发一种“模板”方法，以帮助限制包装过程中组件的移动。通过为组件创建轮廓，它们在连接过程中被固定在适当的位置，这反过来有助于最大限度地减少可能影响产量和可靠性的移动。

新型的堆垛也需要不同的技术，但目前并非所有的技术都已成熟。

三星晶圆代工厂(Samsung Foundry)主管Max Min表示:“我们已经完成了横向叠模。”“但当我们开始垂直堆叠时，记忆将需要以不同的方式耦合。随着人们试图加快速度，以及我们转向芯片或芯片类型的方法和硅的去耦电容器，这变得越来越重要。”

这一点在基于一晶体管一电容(1T1C)电池结构的DRAM上表现得尤为明显。单元格排列在一个矩形的网格状阵列中。电压被施加到DRAM单元中的晶体管上，给定一个数据值，然后放置在位线上。这反过来又给存储电容器充电，每个数据位都存储在那里。

电容器部分是蜂窝状装置。在每一个新的节点上，蚀刻在蜂窝状图案的圆柱形部分上的东西都变得更小，并且有更少的高k材料来存储电荷。这就是为什么DRAM的扩展速度放缓，以及为什么HBM正在成为高性能应用程序的更好选择。

Veeco首席技术官Ajit Paranjpe表示:“现在的情况是，内存制造商正在增加更多的层，而不是缩放。”“但当他们这样做时，他们增加了更多的加工利润。这一切都是关于利用处理器，而且业界已经真正找到了利用不同流程步骤的方法。你可以在DRAM中看到这一点，它过去一直遵循传统的缩放，直到达到1xnm的尺寸。在那之后，它们不再是18到14到7到5纳米。从19到18到17到15到14，分别是1x 1y 1z 1a和1b。他们把工艺边际推到工艺步骤上。但如果你使用HBM，那就更简单了。这是系统层面改进的另一个切入点。”

材料问题
除此之外，在包装过程中添加新材料的工作正在进行中。

ASM太平洋科技(ASM Pacific Technology)研发总监李明(Ming Li)表示:“摩尔定律推动了大量创新，但这之所以成为可能，是因为材料领域的创新。”“这无疑推动了互联解决方案的发展。我们试着降低音调。我们已经从线切割过渡到铜柱和微柱。这是我们已经有的包装材料。因此，对于高带宽存储器和中间体上的处理器，一些金属化——铜、RDL、铜柱、碰撞——将会运行，我们可以应用聚合物和图案，或者一些介电材料或热材料。”

李指出，晶片对晶圆仍然是传统的回流工艺。“最具挑战性的部分是助焊剂清洗，”她说。“模具上有多种化合物，因此必须选择正确的底填料和正确的EMC(环氧成型化合物)来减少翘曲。对于这种基板上的复合模具，翘曲是非常具有挑战性的。我们需要使用热压缩键来达到温度均匀性并减少应力。”

布鲁尔科学公司也已经开始开发去除所有材料的替代品，这可以减少需要清洗的东西。

“过去，我们的大部分材料都是牺牲的，”布鲁尔科学(Brewer Science)半导体业务执行董事斯里坎斯·科姆(Srikanth Kommu)说。“现在我们正在与客户合作，让他们把某些材料留下来。这就是选择性修饰。线的特征非常小，你必须优化化合物的化学结构。所以不是沉积物质，而是通过温度化学留下一些物质。这节省了对聚合物材料进行艰苦的深度蚀刻，并使其摆脱了传统的结构问题解决方法。”

业务问题
目前存在的任何标准实际上都是基于台积电、三星、英特尔和一些osat开发的流程和架构。但是，即使整个行业的标准变得普遍，确保封装芯片的可靠性也比平面芯片要费时得多。有更多的检查和测试，许多结构是3D的。

CyberOptics研发副总裁Tim Skunes表示:“当你对系统封装和不同类型的3D堆叠进行高级封装检查时，在模具级别进行测试是非常重要的。“只要有一个焊接连接失败，或者有一个坏的硅中间体，整个封装就会被破坏。所以现在你必须弄清楚什么时候检查，什么时候不检查，你需要一个装配收益率的投资回报率分析。这意味着你需要在3D中进行100%的检查，比如球的高度平面度。你必须根据不同的应用进行调整，从而影响速度和最终成本。”

Skunes指出，目前的系统测量横向特征大小，但对于垂直堆叠，挑战在于如何在Z轴上进行检查和测试。他说，这种能力预计将在今年年底开始推出。

从技术的角度来看，包装似乎比从供应链的角度更先进。虽然EDA工具仍然需要针对各种包装进行微调，但大部分流程和技术至少在过去几年里已经在使用。这在很大程度上是寻找平面芯片新选项的结果。

“摩尔定律推动了供应链其他领域的创新，”杜邦全球战略营销总监罗扎利亚•贝卡(Rozalia Beica)表示。“我们已经看到了从衬底端、微孔和高密度互连的有机和面板加工的发展。由于基片上的螺距和引脚侧之间的差距，已经开发了几种封装技术来弥补这一差距。今天我们有不同口味的包装平台。由于先进的包装和异构集成带来了更多的价值，不同的商业模式和公司正在进入这个领域。”

但是流程和流程仍然需要成熟，才能为许多应用程序充分减少成本和开发时间。

贝卡说:“从成本的角度来看，包装总体上有很大的压力。“不同的技术已经出现了10多年，在某些情况下甚至更久。但由于价格过高，无法应用于移动领域。希望现在，随着更多的终端应用和硅通孔的采用，我们将更接近规模经济，并能够将其应用于对成本敏感的应用。”

这在很大程度上是一个先有鸡还是先有蛋的问题。

“关键问题是，‘有了新技术，以及在资源和时间上的必要高投入，你需要早期参与，他们是否愿意付出更多?日月光的张说，从OSAT的角度来看，你需要在资源、设备和许多其他方面进行投资。“我们怎么做呢?”我们是否在一开始就降低价格，以便更快地进入市场?这是我们一直在努力解决的问题。”

结论
许多先进包装的实验正在进行。这一概念已经在批量生产中得到了验证，但这项技术还可以做更多的事情。例如，英特尔正在试验使用tsv来传输电力，其他公司一直在研究tsv用于静电放电和散热。

目前还不清楚这其中有多少是可行的，但很明显，现有的封装进展将继续下去，利用平面芯片技术的进步。

应用材料公司(Applied Materials)总裁兼首席执行官加里•迪克森(Gary Dickerson)在最近的一次小组讨论中表示:“CMOS将持续很长一段时间。“但包装和结构将会改变。”

他们会改变多少还有待观察。但总的评估是，封装才刚刚开始占据主导地位，随着新的应用程序对它的需求以及越来越多的设备使用先进的封装架构进行开发，它将在所有节点上变得更加普遍。

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