下一个先进的包

包装房子准备他们的下一代先进IC方案,对新的和创新的系统级芯片设计铺平了道路。

这些包包含的新版本2.5 d/3 d技术,chiplets,扇出甚至是圆片规模的包装。一个给定的包类型可能包括几种变体。例如,供应商正在开发新的扇出包使用晶圆和面板。一是结合扇出和硅桥。

这是一个令人困惑的景观与大量的流行语和太多的选择。尽管如此,一些新技术增加,而另一些则仍在实验室里。一些永远不会让它走出实验室由于技术和成本的原因。

先进的包装并不新鲜。多年来,该行业已经组装复杂的死在一个包。只是一个例子,一个供应商将整合一个ASIC和DRAM堆栈高级包,提高内存带宽的系统。不过,一般来说,这些和其他主要用于高端先进的包,niche-oriented应用程序由于成本。

然而最近,该行业一直看着先进包装作为芯片设计的主流选择。传统上,预先设计,电动汽车产业的发展ASIC或系统级芯片(SoC)。,你缩小不同的功能在每个节点和装到一个整体死亡。但是这种方法在每个节点变得更加复杂和昂贵的。虽然有些人将继续遵循这条道路,许多正在寻找替代喜欢先进的包装。

不同的是,供应商正在开发新的和更有能力包。在某些情况下,这些高级包甚至模仿传统的SoC与降低成本。一些调用这些“虚拟出类拔萃。”

“多年来,该行业的主要路径增加功能和性能节点扩展基于SoC集成,“Eelco伯格曼说,高级销售和业务发展总监日月光半导体。“现在,随着行业超越16 nm / 14 nm,我们开始看到死崩溃有更浓厚的兴趣,无论是对收益和成本原因,功能优化的原因,或IP重用的原因。异构集成IC分区燃料的必要性。然而,而不是这种集成在SoC水平,现在受包装技术,它能够创建虚拟SoC迥然不同的硅的。”

与此同时,在最近的IEEE电子组件和技术会议(ECTC),以及其他事件,包装房屋、研发机构和大学提出了一系列论文,提供一个偷偷高峰下的先进的包装。它们包括:

• 官方,ASE的一部分,描述了扇出技术使用硅桥。扇出用于集成死于一个包,和桥梁提供了连接从一个到另一个死亡。
• 台积电对其3 d集成技术披露更多的细节。一个版本隔行扫描内存和逻辑分层三维体系结构中的内存计算应用程序。
• GlobalFoundries发表了一篇论文3 d包装上使用新的焊接技术。其他铸造厂工作,。
• 麻省理工学院和台积电提出论文圆片规模的包装。

一般来说,这些都是更传统的包类型。这些使所谓的chiplets。Chiplets没有一种包装,本身。相反,他们是multi-tile架构的一部分。chiplets,芯片制造商可能有一个菜单的模块化死了,或者chiplets,在图书馆。客户可以混搭使用die-to-die chiplets并连接它们互连方案。Chiplets可能驻留在一个现有的包类型或一个新的体系结构。

使扇出
集成电路包装是半导体的一个重要组成部分的过程。基本上,芯片制造商过程中的晶圆工厂后,晶圆上的死丁和集成在一个包中。包封装芯片,防止被损坏。它还提供电气连接的设备。

有大量的包类型的市场,每一个都是针对一个特定的应用程序。包装市场的一个方法是通过互连类型,包括wirebond、倒装芯片,wafer-level包装巨头()和在矽通过(tsv)。互联是另一个用来连接一个死。tsv I / O数最高,其次是巨头倒装芯片和wirebond。

图1:包装技术与应用。来源:日月光半导体

大约75%到80%的今天的包是基于线结合,这是一个老的技术,根据TechSearch。发达国家早在1950年代,一个芯片引线接合器针使用细小的电线连接到另一个芯片或衬底。线焊接用于低成本遗留包,中档包和记忆堆积而死。

倒装芯片是另一种常用的互连方案类型。在倒装芯片,小铜疙瘩的海洋形成的芯片使用各种设备。设备翻转,安装在一个单独的模具或董事会。撞落在铜垫,形成一个电气连接。

巨头同时,包死而wafer-like格式。巨头的两个主要类型的包是芯片级包(CSP)和扇出。CSP是有时被称为扇入。

扇入和扇出包是用于消费,工业和移动应用程序。扇出被认为是高级包。在扇出的一个例子,DRAM模逻辑芯片的堆叠上的包。

“先进的包装是一套广泛的技术,使我们能够缩小包,”克里夫McCold表示研究科学家Veeco,在ECTC表示。”(Wafer-level包装)使我们能够让小二维连接分配硅模的输出到一个更大的区域,使I / O密度较高,为现代设备更高的带宽和更高的性能。wafer-level包装的一个缺点是它更昂贵的比钢丝粘合。但重要的是,它使包和小设备是现代移动设备如智能手机的关键。”

一般来说,在扇出流,晶圆加工的工厂。晶圆的芯片是丁和放置在一个wafer-like结构,这是充满了一种环氧树脂模具化合物。这被称为重组晶片。

然后,使用光刻和其他设备,重新分配层(rdl)内形成化合物。rdl铜金属连接线路或痕迹,电连接包的一部分到另一个地方。rdl由线和空间测量,指的宽度和间距金属痕迹。

与扇出有几个挑战。在流,wafer-like结构容易弯曲。然后,当模具嵌入化合物,他们倾向于移动,造成不必要的影响称为死的转变。这影响产量。

ECTC,创新发表了一篇论文在技术上可以减轻死亡转变。在描述网站放大和θ校正法通过调整十字线查克在光刻步进位置。潜在的,技术可以正确的放大误差+ / - 400 ppm,和θ+ / - 1.65 mrad错误。

还有其他问题。细RDL线条和空间减少对互联电网的cd或通过层。流,小通过光刻工具必须模式,提出了一些CD的挑战。

解决这些问题,Veeco Imec发表了一篇论文在ECTC放松通过的cd和创建细长的通过。“这个设计变化极大地提高了晶片的强度分布通过航拍图像,从而增加了有效的窗口过程,“Veeco McCold说。

为此,研究人员使用Veeco步进镜头支持0.16到0.22数值孔径(NAs)。系统支持线上,gh-line或ghi-line波长。在这项研究中,研究人员使用线上(365海里)和0.22 NA。

多扇出
尽管如此,扇出升温。日月光半导体公司,JCET、棉结和台积电卖扇出包。扇出的有不同的版本。但是在所有情况下,扇出消除了需要插入器中使用2.5 d / 3 d技术。因此,扇出应该是更便宜。

扇出是分成两个camps-standard密度和高密度。针对手机和其它产品,标准密度扇出了不到500 I / o。高密度扇出超过500 I / Os。

最初的扇出技术被称为嵌入式wafer-level球形阵列(eWLB)。ASE、JCET等出售标准密度eWLB包,虽然这个市场是静态的。

在ECTC一篇论文,JCET注入新的活力和联发科到eWLB呈现细节技术FOMIP(扇出联发科技创新包)。基本上,FOMIP似乎是一个更好的基质沥青eWLB包。第一个FOMIP出现在2018年,尽管工作正在开发新一代版本。

技术遵循传统的扇出流,称为chip-first过程。使用一个倒装芯片的过程,FOMIP由60μm下垫板音高和1 RDL层5μm线和5μm空间。

“相信FOMIP技术可以进一步应用到一个更好的模具板设计与先进的硅节点,比如40μm模垫距2μm / 2μm LW / LS设计、“Ming-Che谢长廷说JCET应用程序工程师,在ECTC演讲。别人为工作做出了贡献。

与此同时,供应商继续开发新的高密度扇出包。在ECTC,例如,ASE更多细节描述chip-last版本的混合扇出包。这个包,称为扇出芯片衬底(中心),可容纳8复杂模具的I / O数< 4000。它支持3 RDL层2≦µm / 2µm线/空间。

ASE提供中心在传统chip-first过程。chip-last流,rdl开发第一,紧随其后的是其他的流程步骤。chip-first和chip-last都是可行的和用于不同的应用程序。“扇出chip-last增加产量,并允许细致rdl的制造;因此,可以利用更多的高端应用程序的I / O,”保罗。杨说,他在日月光半导体的研发中心工作,在纸上。别人为工作做出了贡献。

ASE还描述了一些生产问题chip-last扇出和如何解决这些问题。如上所述,薄片弯曲问题和影响产量。在某些情况下,厚度和热膨胀系数(CTE)玻璃载体导致翘曲的问题之一。

看透晶片翘曲,ASE使用计量技术与三维有限元分析。日月光半导体使用数字图像相关(DIC),使用多个摄像头的非接触式测量技术。DIC计算位移和应变表面和地图上的坐标。使用模拟和DIC, ASE是能找到的最优范围提高弯曲玻璃厚度和CTE载体。

官方,与此同时,在ECTC ASE的一部分,发表了一篇论文在扇出嵌入式chiplets桥(FOEB)技术。用于multi-chip包,FOEB便宜比2.5 d。“FOEB是一个集成的chiplet包集成异构死了,gpu和hbm等,或同质集成设备,”c键Chung说,官方的研究员,在ECTC演讲。

一座桥是硅的一小块,连接一个死到另一个包。最著名的例子是英特尔,该公司已经开发出一种硅桥技术嵌入式Multi-die互连(EMIB)。

与EMIB die-to-die连接,官方的桥梁是嵌入在RDL层连接死亡。无论如何,桥梁位置代替2.5 d包使用插入器。

FEOB官方已经开发了一个测试工具。车辆集成一个ASIC死和4高带宽内存(HBM)死亡。ASIC在包的中间,两边各有一个hbm。

四个桥梁中嵌入RDL层。总的来说,有三个RDL层。两个10μm / 10μm电力和地面,虽然一个是2μm / 2μm的信号层。“这chiplet包使附近的单片短延死亡之间的联系。FOEB可以有多个RDL层和硅桥有很多细线/空间之间的联系,”钟说。

扇出在其他方向移动。在ECTC一篇论文,描述公司一个新的RDL-first扇出和chip-to-wafer焊接过程。然后,在另一篇论文,* *描述了扇出antenna-in-package 5 g。

从2.5 d 3 d
在高端,行业传统上使用2.5 d。在2.5 d,堆积在一个死去插入器,包含了tsv。插入器充当芯片和董事会之间的桥梁,它提供了更多的I / o和带宽。

在一个例子中,一个供应商可以用HBM结合FPGA和ASIC。在HBM, DRAM模一样堆在一起。例如,三星的最新HBM2E技术栈八10 nm-class 16-gigabit DRAM模。模具使用40000 tsv相连,使数据传输速度3.2 gbps。

2.5 d带来接近的逻辑记忆,使更多的带宽系统。“传统上,利益(插入器)一直在高端图形学中,“沃尔特·Ng说,业务发展副总裁联华电子。“现在,我们看到越来越多的兴趣表现企业解决方案。我们也看到对非传统领域的兴趣。”

但2.5 d是昂贵和降级到高端应用,如人工智能、网络和服务器。因此,行业正在寻找解决方案超出2.5 d。高密度扇出是一种选择。这个I / o少于2.5 d,尽管它的差距正在缩小。

3 d-ics另一个选择。3 d-ic涉及multi-die架构使用主动插入器和/或tsv。想法是堆栈逻辑内存或逻辑上逻辑在3 d包中。GlobalFoundries,英特尔、三星、台积电和联华电子发展各种形式的3 d技术。

可以结合chiplets 3 d结构。这就是你混搭与不同的流程节点死亡或者chiplets放到包中。“我们只是在早期阶段的chiplet方法,“说Ramune Nagisetty,英特尔的流程和产品集成主管。“在未来几年内,我们将看到它扩大在2.5 d和3 d类型的实现。我们将看到它扩展到逻辑和记忆堆积和堆积逻辑和逻辑。”

今天,这个行业是发展中国家或航运2.5 d / 3 d包使用现有的互连方案。死亡堆积和连接使用一个叫做microbumps铜互连技术和支柱。碰撞和支柱提供小、快速不同设备之间的电气连接。

最先进的microbumps /支柱与40μm音高的微小结构。使用现有设备,行业可以规模20μm撞球场可能达到或接近。然后,行业需要一项新技术,即铜混合成键。

铜混合粘结,芯片或晶片结合使用dielectric-to-dielectric债券,其次是与金属连接。这是一个挑战性的过程。缺陷是最大的问题之一。

与此同时,台积电在技术系统集成芯片(SoIC)。使用混合粘结,台积电的SoIC技术支持类3 d结构。“SoIC集成芯片不仅看起来像(SoC),但是它像一个SoC在方方面面的电气和机械完整性,”c·h·东说,研究员台积电。

在ECTC,台积电(TSMC)发表了一篇论文SoIC超高密度的版本。这个版本支持3 d多层芯片堆叠,形成台积电所谓Immersion-in-Memory计算(ImMC)。在ImMC的一个例子,一个设备可以有三层。每一层有逻辑和内存死亡。使用混合粘结层连接。

同时,GlobalFoundries也在研究混合晶片键合,使小模数3 d结构。它演示了面对面的死与5.76μm球堆积。“未来的堆栈将观察细球不到2μm和不同终端表面设计,”丹尼尔·费舍尔说,主要包装工程师GlobalFoundries。

并不是所有的行动是在混合成键。ECTC,布鲁尔科学描述一个永久的粘接材料吸湿性较低,热稳定性高。使用的材料是先进的晶圆键合的应用程序。

“在目前的工作,一个新的永久粘合剂材料介绍了MEMS三维集成电路和wafer-level包装应用,“小刘说,高级研究化学家布鲁尔科学,在一个演讲。

布鲁尔的焊接流程,材料是spin-coated晶片。晶片烤。放置在一个单独的载波片晶片在低温和治愈的。然后两个晶片粘合。

更多的包装
与此同时,人工智能启动大脑最近的头条时引入了技术使用圆片规模集成。这是一个wafer-level设备超过1.2万亿个晶体管。

在ECTC,台积电演示了一个圆片规模系统集成方案基于其扇出技术,叫做信息。这项技术被称为InFO_SoW (System-on-Wafer)。“InFO_SoW消除衬底和PCB的使用作为载体本身,“Shu-Rong春说,台积电的第一作者的一篇论文中。

麻省理工学院,与此同时,200毫米圆片规模描述超导multi-chip模块(S-MCM)。这是用于连接多个活动为下一代低温超导芯片处理系统。

结论
并不是所有的解决方案将需要圆片规模的包装。但很明显,客户开始看更先进的包装。

有比以往更多的创新包装。面临的挑战是找到合适的包最好的价格点。

摩尔多的现实

下一代的竞赛2.5 d / 3 d包

Chiplets的好的和坏的