成本和缺乏平板面积标准给扇出一个缓慢的开始。
经过多年的研发,panel-level扇出包装是市场终于开始增加,至少在有限的几个供应商。
然而,panel-level扇出,这是一种先进的今天的形式扇出包装,仍然面临一些技术和成本问题,使这一技术成为主流或量产阶段。此外,一些公司正在开发的技术使用不同的面板尺寸,但需要一个标准的格式。平板面积标准的缺乏使设备制造商很难提交资源面板扇出和发展系统。
在生产多年,今天的扇出技术涉及包装死在一个圆晶片格式在200毫米或300毫米晶圆尺寸。台积电的信息技术,扇出的最显著的例子,用于苹果最新的iphone。
处理在panel-level扇出,包在一个大广场。在一个理论的例子,一个500 mm x 500 mm面板可以处理的4.54倍死于300毫米晶圆片,根据最近的一篇论文从新科金朋和鲁道夫技术。通过增加模具的数量/衬底,供应商可以看到巨大的生产力和降低成本在今天的扇出流程。
图1:比较300毫米晶圆片上的死暴露数量面板上的死亡数量。来源:新科金朋,鲁道夫
今天,大约六个公司正在面板扇出。几在有限的生产,而其他人则推动了技术需求比预期的要长。别人还在研发,而一些不追求它。
面板扇出不会取代今天的wafer-level扇出在可预见的未来,它将不会被用于所有应用程序。大容量产品的技术是有意义的,但不是小很多。
低收入和高容量的产品可以wafer-level输出端上运行。所以可能会有一些重叠,如果没有竞争,晶片和面板之间的扇出大容量的产品。对于客户来说,不管什么样的技术包使用,只要符合一定的成本和可靠性规范。如果面板扇出或任何包类型不符合某些标准,厂商不会使用它。
最大的问题是,很少有,如果有的话,产品需要面板扇出今天,所以技术直到2020年才可能达到大批量生产,这是比预期晚一年。
“现在的量很低。这些新技术需要一段时间,”Jan Vardaman TechSearch国际。“你必须找到合适的应用程序面板。你需要一个单一的产品大量证明面板,所以我们可能不需要它直到2020年对于大多数应用程序。”
其他人也同意。“仍然有问题更广泛的采用,“Santosh Kumar说,包和首席分析师主任、装配和基质Yole开发署。“我看到它在2020年变得更加主流。”
不过,客户必须密切关注小组扇出一些最近发生的大事件。其中包括:
台积电没有计划开发小组扇出,说wafer-level扇出满足所有的需求。和英特尔,panel-level生产线,没有透露其产品计划。
图2:在面板扇出谁在做什么。来源:Yole开发署
晶片与面板
总的来说,整个扇出市场预计将在2018年和2023年增长20%,达到23亿美元,到2023年,根据Yole。面板扇出市场,从2017年到2023年预计将增长79%,达到2.79亿美元,到2023年,根据Yole。
最初引进的2000年代中期,扇出比传统ic封装是不同的。传统上,单个芯片晶圆上丁,然后进行包装过程。
传统的包装有一些利弊。例如,一个受欢迎的类型,称为四扁平封装(QFP),很便宜,但是它可以占用宝贵的房地产在黑板上。
与此同时,在扇出,死是打包在一个晶片,这是一个过程被称为wafer-level包装巨头()。这同样适用于一个相关的包叫扇入。巨头在生成的包是大致相同的大小芯片本身,可以节省空间。
扇入和扇出需要一个插入器像2.5 d / 3 d技术,但这两个巨头包类型略有不同。一个区别是两种包装类型将重新分配层(rdl)。rdl铜金属连接线路或痕迹,电连接包的一部分到另一个地方。rdl由线和空间测量,指的宽度和间距金属痕迹。
扇入,RDL痕迹路由向内。扇入有限,耗尽了蒸汽在200 I / o和0.6毫米的配置文件。
但在扇出,rdl出入口进行路由,使薄包更多的I / o。“在扇出,你包的可用面积扩大,”John Hunt说高级的工程总监日月光半导体。
扇出流程,处理芯片的晶圆工厂然后丁包装。使用拾起并定位系统,模具放在wafer-like格式基于环氧模制化合物。这是被称为重组晶片。
该晶片可以处理200毫米或300毫米圆格式。扇出生产过程,如RDL层的形成,进行重组晶片。然后,死后被削减,形成一个芯片安置在一个扇出包。
有三种不同类型的扇出processes-chip-first /面,chip-first /平,chip-last。
图3:芯片与芯片上。来源:TechSearch国际。
今天,公司、ASE JCET /统计,台积电和其他与扇出在生产。苹果、英飞凌、NXP、高通等使用扇出。
扇出的主要应用包括音频编解码器,连接,单片机、电源管理ic (PMICs)和射频。现在,扇出进入5 g,汽车和其他应用程序。
汽车是一个很大的司机。“全球汽车产量每年的复合年增长率约为2%。电子内容预计将翻一番,到2025年,“杰西塔阿曼Lim说,副主任JCET/新科金朋时,表示在最近IWLPC事件。扇出,”mmWave汽车有一个巨大的市场。很多这是ADAS雷达。”
并不是所有的芯片都是使用扇出。对于许多应用程序,扇出太贵或者不需要,相反,客户使用各种便宜的包。
得到更广泛的采用扇出,该行业将继续降低成本的技术。另一个可能的方法来降低成本是走向一个panel-level生产的过程,称为panel-level扇出。
简而言之,一个小组可以处理更多的比晶片包,从而降低成本单和multi-die包。
不过,Panel-level包装并不新鲜。从2011年开始,一些厂商推出panel-level扇出,但大多数这些努力失败的过程是不成熟的。
现在,该行业正在开发新一代面板扇出。供应商面临许多相同的挑战,虽然技术似乎更可行。
“ASE是做各种形式的wafer-level扇出,”亨特说。“我们看到在未来一年左右,量会显著增加。我们将在面板功能,因为它可以处理高卷设备成本较低。它节省了客户的钱。”
面板扇出和圆片扇出针对相同的应用程序。“这是PMICs、射频等单模拉应用,其次是multi-die应用,”亨特说。
然而,经济学的面板是复杂的。例如,一个300毫米晶圆可以处理2500 6毫米x 6毫米包在同一衬底。相比之下,一个600 mm x 600 mm面板可以处理12000包。
它没有意义的面板上运行小很多。如果面板的总面积不充分利用,它转化为浪费材料和损失。
所以,对于小很多,更有意义使用wafer-level扇出。不过,对于大容量设备面板更有意义。
业内“有一种感觉,当面板扇出出来,每个人都要节省包装。这不是真的,”亨特说。“那么,你认为谁会省钱呢?只有公司可以大量运行。有很多客户不会有体积填充一个面板线。但是我们看到一些客户和产品,将增加大板。”
从另一个角度看问题,弗劳恩霍夫设计了一个成本模型,比较了晶片,panel-level扇出。
面板扇出表面积比晶片扇出,转化为成本优势。面板的面积利用率≥95%没有包大小限制,根据弗劳恩霍夫。相比之下,晶片扇出的最高面积利用率是88%,但这一数字下降到45%,大的包,根据弗劳恩霍夫研究所的可靠性和Microintegration。
在另一个例子中,弗劳恩霍夫计算环氧模塑料的数量(EMC),用于不同的包大小在1500万年生产的包。电磁兼容是一个昂贵的材料用于晶片和面板扇出。
30毫米x 30毫米包,EMC损失超过两吨放在一个圆晶片,根据弗劳恩霍夫。这种损失可以减少大约77%使用457 mm x 610 mm的面板,根据研发组织。
“总之,panel-level处理代表了一个相当大的机会大幅减少材料的浪费和支持一个更具成本效益的生产面积利用率更高,“挚友布劳恩说,在弗劳恩霍夫集团副经理。
的挑战
不过,panel-level扇出面临一些挑战,即缺乏一个平板面积标准。行业发展中技术使用各种面板尺寸,如300 mm x 300 mm、457 mm x 610 mm、510 mm x 515 mm、600 mm x 600 mm和其他人。
每个供应商都有不同的想法时,面板大小,但缺乏标准为设备创建一个头痛。
一些设备供应商开发工具panel-level扇出,尽管很多人不跳进市场有几个原因。最没有资源支持所有面板的大小。工具厂商可以建立一个系统,支持一两个面板的大小。然而这不是可行的只有少数的工具卖给有限的客户群,所以许多人等待观望,直到标准尺寸出现,市场起飞。
简单地说,这个行业需要一个平板面积标准。“我们需要想出一些标准,所以我们可以得到设备制造商参与并开始开车的成本这些流程和工具,”汤姆DeBonis说一个工程经理组装测试技术开发小组英特尔。
作为回应,半试图开发一个平板面积标准。最近,半FO-PLP委员会工作小组制定一个投票过程标准进行投票表决。最初的投票缩小了面板选项两大小- 510 mm x 515 mm和600 mm x 600 mm。
“基于反馈收到选票,工作组将修改规范的目标集中在一个面板大小以及添加宽容和定位需求,”据FO-PLP面板TF领导人克里斯蒂娜•楚和理查德·艾伦。楚是一个营销总监ASM-NEXX,而艾伦NIST是一个物理学家。
“升级版的选票将确定在11月和12月的会议。工作组将re-ballot规范2019年周期1,1月中旬开幕。我们希望这个标准被批准在2019年春天发布的2019年夏天,“根据楚和艾伦。
目前还不清楚如果行业将达成一致的标准,然而。除了标准问题,panel-level扇出许多相同的技术挑战是wafer-level扇出。面板的巨大挑战包括死转变,翘曲,RDL形成和处理。
如上所述,在扇出,圆晶片是由使用环氧树脂模具复合,形成重组晶片。死亡是放置在晶片和死亡的位置精度是至关重要的。但有时,模具移动过程中,造成不必要的影响称为死的转变。
“其他技术挑战包括翘曲管理和制造高密度rdl 5-5μm下面,“Yole Kumar说。“从晶片转移到面板大小也不让所有流程步骤可伸缩。成型和光刻技术是可伸缩的,但拾起并定位是一个串行的过程和高产的一大瓶颈。这需要一个高单位每小时(大学)和准确的芯片焊接机,它可以减少模具放置时间大面板。这样的模具粘合机在市场上是可行的,但是很贵。”
还有几个过程控制问题。”过程和过程控制工具的主要挑战是需要大型面板处理(600 x 600毫米)的能力来处理高弯曲(> 10毫米),并满足需求交付性能(如均匀、精度、精度等)在更大比300 mm晶圆基板,”范德维尔说Pieter KLA-Tencor这个理事会部门总经理。
“类似于wafer-level包装,panel-level过程控制的挑战包括CD计量、缺陷检查、以及RDL碰撞检查和计量。当前panel-level规格更先进;然而,我们相信这将遵循类似的进化wafer-level包装。面板流程达到成熟状态时,线也将< 2µm /空间维度。扇出包完,厚度和弯曲也很关键。我们正在观察更需要6-side检查,包括总包高度的测量、高精度弯曲和共面,””说。
同时,今天的wafer-level扇出正向rdl 2-2μm线/空间1-1μm或低于研发。相比之下,面板扇出大约10μm线/空间。
“现在,在晶圆级扇出可能是批量生产的细线条和空间能力比扇出面板,”英特尔DeBonis说。“我们希望看到的是这一差距关闭。然后,您可以把它放在附加异构集成应用程序和做更多的事情。”
线/空间约束可能会限制申请面板扇出。“大型面板很难保持良好的平面性。给你一个大的约束去高性能产品,”副总裁Doug Yu说,台积电的研发。与面板中,“所以,你最终与相对低端,竞争更简单和更小的包像PMICs和编解码器。在那些领域,已经有很多建晶圆产能。”
谁在做什么
不过,该行业正全速推进技术尽管挑战。
今年6月,SEMCO推出第一扇出包从它的新面板生产线。用于三星smartwatch PMIC包结合应用处理器。具有三层RDL的背面层7μm-8μm线/空间。
“我们需要使用面板的原因是,因为它是经济可行的。同时,最好是扇出一口,”说Kwang钟旭Bae, SEMCO副总裁。
与此同时,韩国的棉结也准备生产它最近完成了一项panel-level扇出线使用600 mm x 600 mm的格式。
在台湾,与此同时ASE是两个panel-level技术发展。第一种是chip-last扇出过程使用一个300毫米平方面板。
然后,ASE也在研究晶片和panel-level扇出,基于十的技术。ASE将很快进入生产wafer-level扇出,基于这种技术。
使用相同的技术从十,ASE计划在2019年末增加面板扇出与生产计划为2020。这个计划可能会改变,这取决于需求。
为此,ASE使用600 mm x 600 mm面板中,但它不是处理整个面板。相反,ASE 300毫米的面板分为四个象限。是在每个象限和每个区域上进行处理可以容纳不同的包。
“我们的后端和探测设备,处理300毫米圆处理300毫米平方用最小的修改。所以,我们不需要去开发新的设备供应商的调查和后端处理,“日月光半导体的亨特说。
与此同时,台湾Powertech舞台的大计划。然后,香港的ASM太平洋最近推出了一个财团,被称为扇出晶圆/ Panel-Level包装(FOW / PLP)财团。该集团包括陶氏,华为、铟、JCAP Unimicron。
ASM太平洋的小组使用一个508 mm x 508 mm面板。“即使是干膜EMC纹理。它是一个纯PCB技术。同样,它是一个低成本、低调,和高通量扇出技术,”约翰·刘说高级技术顾问ASM太平洋。“为了有一个非常高通量和低调的包并保存EMC,这一过程被称为Uni-SIP (unisubstrate-integrated-package)是用于制造rdl。”
可以肯定的是,panel-level扇出拥有很多承诺降低包装的成本,但它仍然是在开发的早期阶段。
但基于目前的供应/需求,可能有太多的面板扇出供应商和没有足够的客户,这意味着市场可能看到一个洗牌。有可能只有少数玩家的空间仍然是一个不确定的市场。
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