向高端扇出

铸造厂和OSATs正致力于更高级的扇出,包括一些与垂直堆叠死在包中,充填成本更低的扇出和系统之间的中间地带包和2.5 d和3 d-ics一侧。

这些新扇出比先前的迭代,密集的互联,在某些情况下,他们包括多个路由层堆叠在彼此之上。台积电数月来一直提供这种叠加功能的集成扇出(信息),现在一些OSATs正用自己的版本。

直到最近,扇出几乎完全被视为低成本先进的包装选择,基本上萎缩在PCB组件,否则被发现并把它们在一个包中。这种方法有很多优点。首先,把一切都放在一个小方案降低了材料成本。第二,通过缩短距离,信号与一个更大的相比,旅游完全集成SoC、性能上升而所需的电力来驱动这些信号下降。第三,结合芯片开发的不同节点到相同的设备,芯片制造商可以优化布图规划以减少生理效应如相声、噪音和力量电迁移。

这并不意味着工作在低端扇出减少。事实上,相反。新的EDA工具和流动正在开发和引进,所以panel-level包装方法设备有足够的体积。但高端扇出推动这种包装方法在一个新的方向,重点是降低线路和空间更高的密度,以及显著提高性能。虽然大多数扇出有线条和空间8μm之上,这些数字可能低至2μm为这些新设备。(线条和空间的宽度和间距是金属痕迹。)

图1:低密度和高密度扇出。来源:日月光半导体/半工业战略研讨会

“每个人都想扇出低端解决方案,但我们认为这是一个高端解决方案,”John Hunt说高级先进半导体工程(工程主管日月光半导体)。“你可以做一个扇出直接与芯片了,另一个芯片上。这对光子学很好,因为他们想要在50微米。你也可以使用扇出死衬底的选择,所以你把芯片放到包中。允许你转移热量下降以及上升。”

亨特说,扇出chip-on-substrate,基本上结合了多个路由层基质,也可以取代2.5 d对于某些应用程序。“扇出大事情的方法之一是没有尽可能多的强调个人死亡。这并不是要取代高密度硅插入器,但它会在一个低成本的硅,它允许公司重用。”

图2:多层路由在扇出chip-on-substrate。来源:日月光半导体/空间站

高端扇出也添加一个新方法来处理热问题困扰垂直叠加。与整体三维堆积,如果其中一个逻辑层打包两个层之间,很难得到中间逻辑层的热量没有一些奇异的冷却技术,如微流体。通常结果的部分或全部关闭夹逻辑,和限制这种包装的好处。但随着双面冷却,尤其是与扇出衬底,热问题可以更容易管理。

“信息将继续以目前的形式作为一个集成内存叠前苹果处理器的包装解决方案,”罗恩Huemoeller说,公司在公司研发副总裁。“除此之外,还有待观察当前的格式将扩展多远。扇出在衬底的新热点行业,引入不同形式的低密度和高密度扇出衬底。”

新市场
扇出了主流在2016年,当时苹果采用台积电的信息技术为应用程序处理器在iPhone 7。此后,扇出被用于各种各样的应用程序从大批量消费设备如手机汽车应用,上市时间,灵活性和性能是至关重要的。

汽车是一个特别有吸引力的机会,先进的包装,因为有太多的不确定性如何如传感器芯片和传感器中心最终将外观和协议,他们将不得不支持什么。为这些应用程序技术仍在不断发展之中,这意味着发达今天可能要修改什么比过去快得多。汽车设计周期是5到7年的电子产品。现在是消费电子产品一样的推出时间表。

先进的包装可以帮助在这方面。它使它简单,以增加现有设计与一些新的组件,包括不同的记忆或内存配置,以及附加功能可能设备最初设计时不可用。在这些情况下,先进的包装基本上创建一个平台,可以添加新的功能,而不必重新整个设计。至少现在其中一些涉及芯片是垂直堆放以及水平。

图3:扇出收入预测的市场类型。来源:Yole开发署。

“我们见过与MEMS设备,asic和MEMS传感器堆积在彼此之上,“Ram德里说,业务发展主任布鲁尔科学先进的包装设备。”这也是看着高频应用,大于24 GHz,天线的链接需要包的大小。5克,有严重的损失,因为频率,所以你需要减少之间的距离不同的功能部分。与天线连接4 g LTE芯片是一个灵活的电缆。5 g和毫米波天线长度是几毫米,所以它需要集成到包。”

没有这么简单
扇出下已经发展了十多年。到目前为止,没有单一的方法,适用于一切。甚至在高端市场有很多不同的品种,包括基质和扇出package-on-package扇出,以及chip-first或chip-last方法。

“扇出是一个很好的技术,低成本和mid-cost应用,”Andy Heinig说,研究工程弗劳恩霍夫东亚峰会。但我们也看到扇出的技术限制。你可以把两三个路由层扇出,但此时95%只有一个路由层。两层,产量减少。最后,如果你没有98%至99%的收益率,设计不会投产。”

Heinig指出,一种方法是开发扇出层,把芯片成型。这种所谓的chip-last方法比开始更灵活和更简单的芯片。但是如果更多的路由层补充说,扇出成本增加和产量下降,至少在最初阶段。当所有的因素都考虑进去,可能与一个插入器的成本。

“高端应用,扇出仍不能达到要求HBM,”他说。“桥梁是另一个选择,但是他们有一些限制,。这涉及到一小块硅之间的处理器和内存。如果你有1 HBM堆栈和一个处理器,您可以使处理器和内存与一座桥。但是如果你有四个HBM栈,有问题调整,一座桥。所以你可以降低硅的成本,但是有很多措施使桥。使它更昂贵的开发,最后它可能更昂贵的比2.5 d。”

至少就目前而言,2.5 d和高端扇出将继续重叠。

“2.5 d HPC将继续缓慢增长和汽车行业对于特定的应用程序,“公司的Huemoller说。“图形仍然是一个主要推动力,但multi-logic配置还需要2.5 d包装结构解决人工智能市场。Multi-die产品将推动新产品的包装行业未来增长。异构集成将充分部署在多个格式在未来的几年中,包括SiP、子系统模块,2.5 d和各种silicon-to-silicon桥的概念。混合技术的结合以模块化的形式将推动。”

行业的支持
不管多么困难先进的包装,它仍然是简单和便宜比将一切都放到一个SoC发展最先进的节点。而短沟道效应,负责泄漏电流,减少在16/14nm finFETs的引入,在10/7nm泄漏再次上升。Gate-all-around场效应晶体管提出了除此之外,但预计成本显著增加新的晶体管类型添加到混合,一起吗EUV光刻技术。

“仍有继续整合在较小的节点,“说Navraj Nandra,高级营销主任DesignWare模拟和MSIP解决方案组Synopsys对此。“与此同时,人们想出了包装并排现象或堆叠使用tsv或插入器死去。这是成为真实的。包装成本足够低,值得开发产品没有疯狂的高费用。的部分原因,深层神经网络,卷积神经网络和机器学习,特别是在推论方面。”

这并不取代比例。但它确实提供了一种替代方法,以及可能的延伸扩展的方法。尽管这不一定最便宜的解决方案,它可以是昂贵的比试图开发所有最新的节点,如模拟传感器或物理。

“先进的包装更由于性能原因或功率降低的原因和形式因素超过成本,”里克Gottscho说,首席技术官林的研究。“它不会取代缩放和试图在芯片级更高的密度。这是互补的,都将继续。它当然不会取代扩展收缩的方法。”

先进的模块工程副总裁马克·多尔蒂GlobalFoundries对此表示赞同。“回到事情并行工作,”多尔蒂说。“如果你看看在矽通过和2.5 d和3 d,它变成了一个非常特定于应用程序的问题。它不会消除规模在死亡水平的必要性,但是根据最终客户正在寻找解决方案,它开辟了更多的可能性。当然结婚逻辑和DRAM的情况下,或一个技术生成与另一个。所有这些事情发生。但它更将由应用程序空间。”

结论
包装选项的数量还在继续增长。而增加了大量的困惑,这也是一个迹象表明设备扩展本身是太昂贵和复杂的继续每隔几年。不是搬到half-nodes,那些继续路线图跳跃前进到下一个节点,并希望进一步扩展,在一个平面上与架构选项死去。

在这种情况下,更高性能的,密集的扇出还多一个选项,芯片制造商越来越多地考虑和采纳。是否这是一开始的3 d集成,或者仅仅是一个新的替代平台还没有完全清楚。但包装越来越复杂和更可定制的,并且这一趋势可能会继续在可预见的未来。

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