扇出战争开始

几个包装房屋开发高密度扇出包的下一波高端智能手机,但也许酝酿着一个更大的战斗低密度扇出舞台。

日月光半导体公司,新科金朋和其他人出售传统低密度扇出包,虽然一些新的和有竞争力的技术开始在市场上出现。低密度扇出,或有时被称为标准密度,是一种整体扇出市场两大类。另一种类型是高密度扇出。

一般来说,扇出技术提供了一个小体积包与I / o比其他包类型,但这并不是唯一的包装选择在桌子上。无论如何,面向移动,物联网和相关的应用程序中,低收入或标准密度扇出被定义为一个包不到500 I / o和大于8μm线和空间,根据先进的半导体技术(ASE)外包半导体装配和测试(OSAT)供应商。线和空间指的是一个小的宽度线或金属跟踪以及各种痕迹之间的空间在一个包中。

针对中档高端应用,高密度扇出500多个I / o和不到8μm线/空间,根据日月光半导体。台积电的信息技术、高密度扇出的最显著的例子,是在苹果最新的iphone。其他OSATs追逐高密度扇出市场。

低密度市场也在升温。“InFO-Apple是高密度的主导,但也有很多标准密度(在市场上)。和有很多的设备,可以进入这个“TechSearch国际主席Jan Vardaman表示。

在驱动程序标准密度扇出音频编解码器,电源管理ic,雷达模块和射频,Vardaman说。和舞台company-Qualcomm-is最大的客户之一。“现在比高通了,”她说。“我们看到公司其他比高通进入卷。”

市场可能会改变在其他方面。最近一次统计,几个供应商运输或准备至少六个或更多不同的低密度扇出技术类型。“这取决于你如何计算它们,杰罗姆Azemar说,分析师Yole开发署。“从长远来看,没有这么多的空间架构,因此,一些可能会消失或只会变得越来越相似,尽管不同的名字。”

图1企业提供FO-WLP来源:TechSearch国际

这扇出技术将战胜长期归结为成本、可靠性和客户采用,所以芯片制造商需要密切关注这件事。下面是一些主要事件的领域:

• 最初的扇出科技植入wafer-level球形阵列(eWLB)——看到增加供应售罄后很长一段时间。
• ASE和十是准备一个新的低密度扇出,似乎与eWLB竞争的技术。
• OSATs从中国进入扇出。
• 几个包装房子追求panel-level扇出,低密度的技术承诺降低扇出的成本。

总的来说,整个扇出市场预计将从2.44亿年的2014美元增长到25亿美元,到2021年,根据Yole。低密度扇出市场,预计将从3.5亿年的2017美元增长到9.5亿美元,到2022年,根据Yole。”这些数字可能会减少,这取决于有多少玩家将切换到扇出。目前,对一些球员像高通有依赖性。(这也取决于)小组将速度进入市场并提供成本更低,”Azemar说。

扇出是什么?
扇出时间相对较晚。几十年来,集成电路包装是一个简单的过程。”在传统包装,完成后的晶片切碎,或切成小方块,成单个芯片,然后保税和封装,”解释Choon李,先进的包装的副总裁林的研究。

OSATs继续使用这个方法,但是巨大的变化发生在2000年代初,当时它开发出一种技术称为wafer-level包装巨头()。巨头”,顾名思义,涉及包装模具虽然仍在晶片,”李说在一篇博客文章中。巨头”,因为双方都不涂的封装芯片规模较小(大致相同大小的芯片本身),一个重要的考虑在footprint-sensitive设备如智能手机。其他优点还包括简化生产和切割之前测试芯片功能的能力。”

图2:传统巨头与包装流源:林的研究

有两种主要类型的巨头packages-chip-scale包(CSP)和扇出。CSP是有时被称为扇入。“包装类型主要是由应用程序结束时,”范德维尔说Pieter KLA-Tencor营销高级总监。巨头”扇入和扇出主要由移动应用程序,需要高性能,节能薄——和小型包。”

扇入和扇出略有不同。一个区别是两种包装类型将重新分配层(rdl)。rdl铜金属连接线路或痕迹,电连接包的一部分到另一个地方。rdl由线和空间测量,指的宽度和间距金属痕迹。如上所述,低密度扇出大于8μm线/空间。

扇入,RDL痕迹路由向内。因此,扇入有限,耗尽了蒸汽在200 I / o和0.6毫米的配置文件。

但在扇出,RDL痕迹可以路由出入口,使薄包更多的I / o。“在扇出,你包的可用面积扩大,”John Hunt说高级的工程总监ASE。

图3:扇入扇出包来源:日月光半导体

在高密度扇出,苹果走在了前面。传统上,智能手机使用package-on-package(流行)技术为应用程序处理器。在流行,内存包上面,而应用程序处理器包是在底部。

许多智能手机oem坚持流行,随着技术的成熟和不贵。但是流行的蒸汽在厚度约0.8毫米。所以苹果从流行扇出的处理器在其最新的iphone应用程序。苹果最新的应用程序处理器是基于10 nm的过程。扇出芯片是安置在台积电的信息技术,使一个更小的和更薄包。

在另一个例子,一个客户可以集成不同的设备,如数字、模拟和射频,扇出包。数字死可能是基于一种先进的过程,而模拟和射频使用成熟的技术。

模具先进和成熟的过程可以分割,然后相互连接在同一个包中。“扇出允许你将多个死了,均匀或不均匀,成电互连方案,”亨特说。“我们不仅可以把多个死在一个包中,但我们也可以把MEMS,过滤器,水晶和被动者。”

扇出并不是唯一的方法来整合多个模具到包中。客户有几个选项,包括2.5 d / 3 d,扇出,system-in-package (SiP)和wirebond技术。

今天,75%到80%的所有IC包利用旧称为线焊接的互连的方案,根据TechSearch。为此,系统称为引线接合器针一个芯片使用细小的电线连接到另一个芯片或衬底。

在高端,OSATs提供2.5 d / 3 d,死叠加技术,使用在矽通过(tsv)。与此同时,一个SiP结合一系列的多个模具和被动者创建一个独立的函数。

最好的multi-die包装技术是什么?这取决于应用程序。“无论是扇出或SiP取决于应用程序,可用带宽需求和房地产。从线焊设备都将提供显著的性能改进,“克里斯蒂娜Chu表示,战略业务发展总监电话NEXX,的一部分电话。“上市时间是一个SiP在复杂的主要优势FPGA设备。在某些情况下,这些口甚至可以将组件从不同的流程节点在同一个包。”

传统的和新的扇出
与此同时,在2000年代中期,飞思卡尔和英飞凌分别介绍了行业的第一扇出包类型。

2006年,飞思卡尔引进技术扇出叫重新分配芯片封装(RCP)。然后,在2010年,飞思卡尔许可RCP棉结。新设立了一个300毫米线RCP技术在韩国。“棉结在生产雷达和物联网模块,“TechSearch Vardaman说。(2015年,NXP飞思卡尔收购。)

最初,英飞凌eWLB技术是在手机基带芯片设计的。英飞凌仍有200毫米eWLB生产线,用于雷达模块,Vardaman说。

2007年,英飞凌也许可eWLB技术ASE,一年后,它与新科金朋达成了类似的协议。后来,英飞凌许可eWLB Nanium,现在归公司所有。授权协议给这些OSATs eWLB权利。

最初,eWLB单模拉包,但这项技术最终搬到更复杂的multi-die配置与被动者。

图4:eWLB产品来源:新科金朋

“总体而言,2 d eWLB设备是典型的低收入mid-density应用程序。2.5 d和3 d eWLB设备高端或高性能的应用程序需要超过500或1000 I / o。然而,在某些情况下,一个3 d eWLB SiP少于500 I / o,因为应用程序的需求,”解释Seung钟旭Yoon,成组技术战略总监JCET组。JCET是中国最大的OSAT, 2015年收购了新加坡的新科金朋。

自2009年以来,2 d eWLB已经航运。“我们确实有很多2.5 d和3 deWLB设备合格了我们的客户,但他们还没有达到大批量生产的水平,”尹说。

这个包类型chip-first制造/面流程流。Chip-first /面扇出三个版本之一。其他两个包括chip-first /平chip-last,有时被称为RDL第一。

chip-first /面流,晶圆的芯片是第一个加工工厂。然后,芯片是丁。使用拾起并定位系统,模具放置在一个新的晶片基于环氧模制化合物。这是被称为重组晶片。

重建后的晶片可以处理200毫米或300毫米圆形格式。包装过程本身进行晶片。然后,死后被削减,形成一个芯片安置在一个扇出包。

Chip-first近十年一直在生产。Chip-last有不同的流,尚未被广泛采用。

图5:芯片与芯片上。来源:TechSearch国际

有一些挑战。重组晶片容易弯曲的流动。当死亡是嵌入在重建后的晶片,他们倾向于在流,造成不必要的影响称为死的转变。这影响产量。

OSATs已经克服了这些挑战。也许一个更大的问题发生在2016年和2017年,当两个主要eWLB包装供应商——新科金朋和Nanium——已经卖完了这个包类型由于高通的需求。

反过来,这促使客户寻找其他类型的包,导致暂停eWLB市场。

作为回应,新科金朋和ASE扩大eWLB能力。然后,在2017年,公司买了Nanium,此举扇出专家提供了一些支持。

现在,eWLB有三个供应商有足够的容量,此举应该启动市场。“继续对FOWLP在低收入mid-density应用日益增长的需求。我们有扇出客户在移动,5克或汽车需要不到500 I / o的应用程序,”尹说。“有许多FOWLP的新兴细分市场,如5 g mmWave设备,微机电系统指纹传感器和汽车应用高级驾驶员辅助系统(ADAS)。”

2018年,尽管eWLB有望得到一些新的竞争。ASE eWLB供应,也一直致力于另一个低密度的扇出技术与十技术。柏树半导体的子公司,十是最初的开发人员的技术,被称为m。

此外,ASE在合并的过程中Siliconware精密工业(官方),一个台湾OSAT。官方也在一个叫做TPI-FO扇出技术。

然后,在2018年上半年,ASE计划进入生产与m系的扇出技术。不像eWLB, m是一个chip-first die-up技术。

图6:m与eWLB来源:日月光半导体

才会解决与传统扇出的一些问题。”(传统扇出),你必须使用一个高精度倒装芯片连接器将死。这是一个相对的低吞吐量的过程。这大约是每小时8000死”,日月光半导体的亨特说。“不过的一个主要问题是死的转变。当你把模具成型后,不是你把它的地方。它移动。”

作为回应,十技术开发了一种称为自适应模式。首先,死后被放置在晶片使用高速表面装配系统的速度每小时30000 - 35000死亡。但每个死去的位置不准确比传统系统。为了补偿精度问题,十的技术措施的实际位置每一个死在晶片。

”然后我们重新计算RDL的模式,以适应每一个死每一晶片的转变。重新计算大约需要28秒。晶片的时候得到成像系统,该模式已被重新计算,”亨特说。

然后输入一个成像系统的数据。在eWLB,传统光刻技术系统模式功能死去。相比之下,十的技术使用一个专用的激光直接成像系统。激光直接就像直写光刻。它直接写功能没有面具的死。

十的技术,激光直接成像系统将整个RDL模式来测量模位置,据说解决模具转移的问题。

竞争对手是密切关注这项技术。“十m系列解决方案有其独特的优点,在大批量生产,但尚未证明“JCET Yoon说。

来了中国
与此同时,也有其他相对新手在扇出,即来自中国。例如,江阴Changdian先进包装(JCAP) wafer-level包。JCAP是江苏长江电子科技(JCET)。此外,JCET还新科金朋收购。

天水华天,另一家大型OSAT在中国,发展若干包类型,包括扇出。“JCAP生产。华天可能是接近生产的部分。在中国不同于原始版本eWLB过程,“TechSearch Vardaman说。

天水华天的扇出技术叫做eSiFO。在eSiFO,晶片蚀刻,形成一个缺口。模具放置在使用拾起并定位系统的差距,然后密封。

图7:eSiFO过程发展的来源:天水华天

“它使用硅载体和不需要模具。它的吸引力在增加主要是因为有压力和翘曲量要少得多。有一个最小CTE不匹配我们的硅晶片载体和模具嵌入干蚀刻槽。这从根本上来说,也是一个简单的进程”,销售和营销的副总裁艾伦Calamoneri说华天科技集团美国。“目前,应用在低密度,更小的包,最近multi-die配置。我们与一些美国客户资格,但产量目前只被运往中国的客户。”

接下来是什么?今天的扇出包包括包装一个死在一个圆形的200毫米或300毫米晶圆的格式。在研发,一些正在panel-level扇出,其中包括包装一个死在一个大广场面板。这个想法是处理更多的单位面积上的死亡,这在理论上,成本降低了20%。

图8:比较300毫米晶圆片上的死暴露数量面板上的死亡数量。来源:新科金朋,鲁道夫

ASE-Deca、棉结、三星和其他正在开发panel-level扇出。针对2018年和2019年,panel-level扇出包被认为将使便宜,低密度的产品。

但panel-level包装是一个困难的技术掌握,并没有标准的领域。“选择的主要参数是总成本,“Yole Azemar说。“入口面板的方程可能改变。”

所以低密度扇出技术战胜长远来看吗?有些人会继续进军。其他人可能起飞或将成为利基产品。但目前尚不清楚,如果每个人都有属于自己的空间,尽管爆炸的新的应用市场。

有关的故事
什么什么先进的包装
先进的包装的发展
下一个什么OSATs
押注Wafer-Level扇出
扇出和tsv
平扇出选项面板
包装挑战2018
短缺打击商业包装
Wirebond技术转