先进的包装的发展

垫片Il Kwon在新科金朋CTO,坐下来与半导体工程讨论芯片封装的当前和未来的趋势。以下是摘录的谈话。

SE:外包半导体装配和测试(OSAT)供应商提供第三方ic封装和测试服务。今天OSATs最大的挑战是什么?

垫片:OSAT市场竞争非常激烈,持续降低成本的压力。半导体公司正越来越多地寻求他们的供应链合作伙伴 开发复杂的、高度集成解决方案为他们的新终端产品大范围的应用程序。而先进的集成技术,如2.5 d, 3 d或扇出wafer-level包装(FOWLP)和system-in-package (SiP),业内预计将推动相当大的增长,所需的大量投资使大多数OSAT公司的门槛非常高。很少OSATs可以进行必要的投资于先进的包装来实现所需的生产规模。然而,在同一时间,我们在研发方面取得了显著的资本投资和制造业扩大先进的包装能力。

SE:另一个挑战是寻找下一个驱动IC行业的增长。智能手机已经成为大驱动芯片,但手机市场正在放缓。的IC增长动力是什么可以阻止衰退?

垫片:从OSAT的角度来看,我们可以看到四个主要增长动力的集成电路需求:(1)mmWave设备5 g移动基础设施、消费和汽车产品;(2)新兴人工智能边缘和云处理器以及加速器;(3)物联网和可穿戴设备,包括增强现实/虚拟现实(AR / VR),和(4)汽车ADAS-centric设备电动汽车和自动驾驶汽车,包括雷达、激光雷达、传感器中心和处理器。

SE:今天,扇出包装产生的最热门的市场。在扇出,互联分散在包中,使更多的I / o比传统的包装类型。扇出包被用于应用程序处理器的智能手机以及消费者的芯片。未来的应用程序将使用扇出是什么包?

垫片:集成功能和设计的灵活性FOWLP驱动采用在许多新兴市场,如物联网以及可穿戴电子产品如乐队和心脏健康监测设备。其他部分包括指纹传感器、微机电系统、5 g mmWave设备,和汽车应用程序,比如高级驾驶员辅助系统(ADAS)。如果终端应用程序需要减少形成因素和薄包和高水平的集成,FOWLP可以提供一种优秀的解决方案。

SE:扇出市场支离破碎。有几种口味的扇出,如chip-first /面,chip-first /平,chip-last。你能描述一下每个技术类型吗?

垫片:在chip-first方法,芯片是丁,附加到一个临时的载体和塑造。然后再分配,球下降和后端流程完成包完成。在这种方法中,模具在成型可以压倒或面对。chip-first,脸朝下选择成本最低的方法,因为它不需要任何成型前碰撞。chip-first,平方法,铜柱碰撞发生前切割/附加到一个临时载体。模塑料的成型后,磨是为了揭示铜柱碰撞之前进行再分配的过程。

SE: chip-last呢?

垫片:在一个chip-last方法,分配层了牺牲的载体。芯片相连RDL层使用倒装芯片连接流程,然后塑造。牺牲载体成型后被揭露的RDL表面球下降和后端流程完成完成打包。这种方法需要芯片与铜和/或焊料撞,这样他们可以被附加到RDL。使用牺牲航母之后的去除过程中需要额外的成本。

图1:芯片与芯片。来源:TechSearch国际

SE:哪个味道最牵引?

垫片:Chip-first是唯一的方法,已经在批量生产近十年现在,收益与其他包装技术。chip-last方法迄今为止还没有被广泛采用。

SE:有房间每扇出技术在市场?这将如何上演?

垫片:Chip-first FOWLP当今行业最广泛采用的解决方案是使用多个客户。由多个一级OSATs提供制造服务使客户有多源选择和完善的供应链。与此同时,chip-last方法可能采用一个利基应用程序,如相对大型SoC或SiP产品更好的收益管理。

SE:新科金朋是一个早期的供应商在扇出市场与技术嵌入晶片级球阵列(eWLB)。eWLB是什么?

垫片:我们的经验在扇出技术要追溯到2008年,当我们形成了一个制造与英飞凌科技合作eWLB技术。chip-first eWLB贸易名称,脸朝下FOWLP。在过去的九年,我们花费了大量的资源和资金发展eWLB组合,包括小死,大死,并排multi-die, MEMS, 2.5 d和3 d package-on-package(流行)和system-in-package (SiP)架构。我们推动许多eWLB业内技术成果,如密度垂直互连高达500 - 1000 I / Os,非常细线宽间距2µm / 2µm和多层RDL 3层以上。eWLB已经成功地移动应用需求最大的基带处理器、射频收发器和电源管理ic。

SE: eWLB未来的方向在哪里?

垫片:eWLB科技发展将继续前进在三种不同的途径。第一个是集成解决方案(multi-chip multi-RDL),如倒装芯片eWLB eWLB SiP和主动和被动组件。第二个是高I / O密度2.5 d / 3 d eWLB作为高性能的具有成本效益的替代TSV设备。第三是mmWave包装设计,实现更高的频率,带宽和传输性能等应用77 - ghz ADAS和5 g / WiGig antenna-in-package解决方案。

图2:eWLB包装。来源:新科金朋

SE:今天,许多供应商增加下一代,高密度扇出包在市场上。台积电的扇出信息技术就是一个例子。但其他人仍在试图在市场上立足。这里的挑战是什么?

垫片:我们一直在大量生产了八年,还有出货超过15亿台。与FOWLP显著增长的行业在过去的几年里和客户在多个市场的迅速扩张的采用,它可以被视为一个主流客户的包装选择。与其他成熟技术,FOWLP科技发展仍持续和快速发展的领域,如3 d集成、SiP、微机电系统和传感器。FOWLP产量继续增加,将进一步优化制造过程,提高利用率和降低材料成本。

SE:对扇出一些其他的挑战是什么?

垫片:公司在开发阶段或早期FOWLP制造业的生产确实需要关注他们的过程和技术来减少死亡转变和翘曲。

SE:还有什么?

垫片:保持高收益在大批量生产是至关重要的任何新技术被广泛采用。最大化利用面板制造商面临的另一个挑战是实现尽可能低的成本一个扇出包。这是推动行业讨论panel-level制造业。在2016年,我们增加我们的晶片载体大小从300毫米高密度载体大小是独一无二的制造过程。我们一直工作在一个更大的矩形panel-level流程,我们将实现在经济学意义。

SE:在研发、工业发展下一代扇出技术使用panel-level格式。在panel-level扇出包装,你可以把更多的死在一个面板相比传统的圆晶片,这可能降低成本的技术。这里的优势和挑战是什么?

垫片:Panel-level制造能够显著提高生产FOWLP的输出。由于FOWLP平台的成功,设备制造商表示浓厚的兴趣开发工具panel-level过程和多个财团已经在过去的两年里开始借此向大批量制造。对于制造企业来说,投资成本所需面板线是重要的,一个非常大的体积有效运行所需的包线为一个积极的投资回报。因此,panel-level扇出将实现一旦需求进一步增长。

图3:比较数量的死暴露在300毫米晶圆片上的死亡数量。来源:新科金朋,鲁道夫

SE:多年以来,这个行业已经航运2.5 d / 3 d技术,一种模叠加技术,承诺提高带宽的设备。在2.5 d / 3 d,底部的包而死。硅插入器是它们之间的桥梁。插入器已经在矽通过(tsv)作为快速电信号之间的管道包和死亡。这里发生了什么?

图4:2.5 d tsv和高带宽内存。来源:三星

垫片:2.5 d / 3 d TSV需求增长与一些设备在生产中,尽管它目前是小众由于有限的应用程序和一个封闭的供应链。市场有一些牵引TSV技术包括CMOS图像传感器、记忆、图形和网络。3 d TSV更适合应用成本考虑二次性能需求。高密度应用成本是一个问题,FOWLP更划算,infrastructure-friendly替代tsv。

SE: 2.5 d的挑战是什么?

垫片:成本仍将是一个巨大的挑战与TSV技术随着硅插入器2.5 d的采购解决方案。除了挑战与成本、基础设施和供应链,3 d TSV技术仍然需要克服关注KGD异构设备集成和测试。

SE:传统芯片扩展正在放缓。不过,有人说芯片扩展将继续下去。其他人说它会停止一天,所有芯片将最终在一个先进的包。在这两种情况下,词汇是异构集成,集成不同死于一个包。你如何看待转向异构集成在高级节点,说7海里以外?

垫片:它可能取决于芯片的速度扩展和成本平价由于异构集成在一个包或SiP是一个SoC交替或过渡性的解决方案。超出了5纳米硅节点,需要异构集成将会更加明显,因为它可能更经济意义。无论如何,异构集成在包装的关键因素是:1)插入器的密度的纳米尺度之间的桥梁芯片和包装衬底的千分尺规模;2)制造的可伸缩性和高收益使用插入器或同等学历。

SE:有几种类型的异构集成方案,包括扇出,2.5 d / 3 d,甚至chiplets。这将如何上演?

垫片:从包装技术的角度来看,晶片或panel-level 3 d扇出和/或2.5 d技术似乎更实际的满足要求。3 d技术与薄片焊接将采用更均匀的集成。TSV-based 3 d异构集成可能需要更多的时间才能出现由于缺乏EDA供应链解决方案和准备。

SE:因此,有几种方法可以实现异构集成。将所有这些方法在长期盛行?

垫片:可能没有主流技术,相反,他们只会随着时间的推移,由于异构平台集成将多样化的基础上,应用程序或集成的复杂性和性能。然而,2.5 d或fan-out-based 3 d技术在各种应用程序会更加明显。

SE:有什么失踪在高级节点异构集成更主流的技术吗?

垫片:流程设计工具的开发(此后)和电子设计自动化(EDA)以及系统级测试解决方案将挑战复杂的集成解决方案。此外,高密度低成本解决方案(≤= 2µm线和空间)插入器和细间距(≤= 40µm)互连将异构集成的重要推动者,成为未来的主流技术。

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