押注晶圆级扇出

先进封装开始成为一种商业上可行的商业模式，而不仅仅是一种可能的选择，这是由于10nm和7nm路由信号的技术困难，以及在单个芯片上扩展器件的成本飙升。

包括扇出基于台积电(TSMC)集成风扇输出(InFO)技术的苹果iPhone 7逻辑封装，已经占据了该领域的大部分头条新闻，但在这个市场上还有更多的事情发生。根据TechSearch International总裁Jan Vardaman的说法，即使在iPhone 7的主PCB上，也有43个其他晶圆级封装，加上Lightning电缆和耳塞中的晶圆级封装。她指出，海思和联发科预计也将推出自己的应用处理器封装。其他厂商，如中国最大的两家智能手机制造商Oppo和Vivo，也已经在使用某种先进的包装。

瓦尔达曼说:“包裹的数量在持续增加。“现在的大讨论是关于异构集成。问题是电话板的空间越来越小，所以他们需要想出一种方法来最大限度地减少包装的占地面积。”

经过近十年的幕后工作，扇出晶圆级封装已经成为移动市场的首选。花了这么长时间的一个原因是，只要设备扩展是可能的，这就不是芯片制造商的首要任务。但事实证明，这比任何人最初想象的都要难。

粉丝聚会的成本比2.5 d，因为没有中间人。2.5D仍然是高性能应用程序(如网络或服务器芯片)的首选，因为在矽通过在中间插入器可以比其他互连器更快地移动信号。不过，两者之间的业绩差距正在缩小。

“我们预计高密度风扇将具有与高密度2.5D类似的性能，但这需要时间，”William Chen说。日月光半导体研究员和高级技术顾问。“在那之前，扇出技术的出现将把2.5D技术推向更高端的应用。”

什么是扇出晶圆级封装?
多年来，包装已经使用了几种技术。几十年来，基于线键合技术的封装一直被用于扩展紧密引脚，这一概念通过倒装芯片封装得到了扩展。

相比之下，FO-WLP将多个芯片组合到一个包中，消除了路由拥塞，同时还实现了数字逻辑功能缩小的好处。这在智能手机中尤其重要，因为它需要的面积更少，从而可以使手机更薄。芯片中的主动和被动元件可以非常接近地移动，使用比单个芯片上可能的更短更快的连接，并且具有更少的寄生。

图1:外形改进。资料来源:TechSearch International。

粉丝活动并不是一个新概念。新的是晶圆级封装方法。单个模具通常要么嵌入模具化合物中，要么连接到晶圆上，然后填充不足。在此基础上，使用物理气相沉积技术开发了重分布层(RDL)来路由I/O连接，添加了绝缘介质膜，并添加了铜凸块或铜柱。

这些步骤的确切顺序可能因方法而异，但这里的关键变量是产量和可靠性。成品率可能受到机械应力的影响，这可能导致翘曲，RDL分层，在某些情况下，从焊料球开裂或分离。可靠性是衡量软件包在一段时间内表现如何的指标，通常需要数年时间来理解和调整。

图2:典型的扇出。来源:Lam Research

FO-WLP在线条和空间方面被认为是2.5D和有机衬底系统封装之间的中间解决方案。一些业内人士表示，苹果的iPhone在RDL中使用了5-5微米、10-10微米和10-10微米的三层线间距。高密度版本正在开发中，每层5-5微米。STATS ChipPAC和高通开始联合开发2-2微米项目。

第一代扇出基于英飞凌2009年推出的嵌入式晶圆级球栅阵列(eWLB)。2012年，飞思卡尔(现在的NXP)推出了重新分配芯片封装(RCP)。最近，Amkor增加了无硅集成模块(SLIM)和硅晶圆集成扇出技术(SWIFT)。这种方法还有许多其他方面。

图3:先芯片vs后芯片。资料来源:TechSearch International。

Seung Wook (S.W.)说:“有50种芯片级的包装。”产品技术营销总监Yoon说新科金朋．“其中20个是晶圆级封装。”

每个人在某种程度上也是独一无二的。Yoon表示:“将包装格式或结构标准化并不容易。“芯片设计人员，甚至是晶圆代工厂的主要担忧是，在一个封装中，电气问题、寄生和RC都是不同的。这意味着您必须在系统级别考虑系统集成，并与客户一起开发一个香料模型和包模型。如果层发生变化，材料中的寄生虫也会发生变化。”

良率和测试问题
然而，产量和质量问题的来源并不总是显而易见的。与ASIC或SoC不同的是，所有的芯片不一定都是在同一个晶圆上制造的，甚至也不一定使用相同的工艺技术。

“我们看到的最大挑战是质量管理，”David Park说，全球营销副总裁最优+．“实际上，你可能会死在一个糟糕的社区。当您为扇出晶圆级封装开发重构晶圆时，您的晶圆可以来自任意数量的其他晶圆。您需要能够将重建的晶圆与原始的硅晶圆相关联，以确定原始的硅晶圆是否有坏的区域。目前，这很棘手，因为源硅与重构晶圆之间没有一对一的相关性。”

Park说，这可能需要多达15个不同晶圆的数据。“你仍然可以进行参数测试，但晶圆排序已成为这些封装的最终测试。你需要一个更全面的方法。采用扇出式晶圆级封装，你可以获得所有的成本效益和所有的制造效益，但由于地理问题，你可能会失去良好的质量控制。”

这反过来又会影响上市时间。预计在不久的将来，开发使用扇出晶圆级封装的设备将比构建SoC和将所有组件集成在单个芯片上所需的时间更短，最终成本将更低。最终的目标是拥有一个具有良好特征和经过测试的芯片市场，在任何对这些技术和特定应用有意义的流程节点上进行开发。

“最终，你将可以从菜单中选择，”日月光的Chen说。“但现在我们必须开发设计工具。如果你有一套好的设计工具，这就是标准化的第一步。在我看来，这将是重要的一步。”

EDA公司并没有忽视这一点，他们正忙于开发解决方案，以填补工具流程和设计方法的空白。

IC封装产品营销经理Keith Felton表示:“目前缺少的是完善和调整实施的能力。导师图形”董事会系统部。“所有的(PCB)工具都假设有一个有机基板，所以你有PCB约束和规则集。与芯片相比，这些技术相当草率，因为芯片对金属结构的制造方式非常严格。”

这既需要工艺设计套件(PDKs)的扩展，也需要了解更严格的制造将如何影响最终设计。

费尔顿说:“我们还需要在不同层面上进行验证，因为这是一个昂贵的制造过程。”“你有很多面具，你需要验证一切。但你不需要做太多调整，仍然可以保持必要的价格点。同时，您需要一个环境，在这个环境中您可以构建一个原型，并将不同的块组合在一起来构建一个包。您可能希望处理器与内存堆栈并排或在它们之上。你可以在这些包中有成千上万的块，但你不能有那么多的金属层，因为你必须弄清楚在哪里放置关键的信号总线。然后你要做时间分析，你需要很多早期的原型。这在这个环节之前从未发生过。在过去，您将构建一个包并将内容组合在一起。所以现在你需要实现设计规则，而不是一堆假设场景。 That means companies need to spend more time up front to determine how to construct multiple die inside a package before they commit to a physical detailed design. That will shorten the time, make it more robust, but still allow you to explore as many variants as possible.”

此外，还在开发一种增加功率一致性、信号完整性、静电放电和热分析的方法。有限元分析软件ANSYS产品工程与支持副总裁Aveek Sarkar表示，该公司正在与大型osat和代工厂合作开发FO-WLP流程，以解决所有这些问题。

“我们现在正在研究的是一种通过GDS或多芯片模块复制所有东西的方法，”Sarkar说。这些都是需要遵循的步骤。甚至在GDS中，我们也会添加额外的粒度层。重点是如何处理功率、热、机械应力、翘曲，以及从芯片级到封装级到系统级的一系列交接。”

未来发展方向及课题
由于外形小巧，FO-WLP的大部分实现都是针对移动市场的。大多数公司预计市场将变得更加多样化，包括新应用的混合，以及降低10/7nm soc成本的一种方式，并增加更多的灵活性。

STATS ChipPAC的Yoon表示:“现在它开始转向更集成的解决方案，如基带、射频和激光雷达传感器。”“你可以在3D中使用堆叠骰子。FO-WLP是一种不需要tsv就能实现的方法。使用WLP，铜层非常光滑，因此可以获得更好的性能。在高频中没有介质损耗。”

这里的关键是产量和成本，如果产量可以提高，成本可以降低，这项技术服务的市场数量可以迅速扩大。

"你需要非常好的产量，"日月光的Chen说。“否则你就输了。我们认为这需要一个芯片优先的过程。它还必须比目前的产品更薄。随着这项技术的推广，这将非常重要，人们正在使用不同种类的风扇。我们将拭目以待。我们正在努力使线条和空间更宽容，这样我们就能获得更好的产量。”

成本是包装中的另一个关键因素，也是阻碍2.5D广泛采用的一个因素。硅中间体的成本是罪魁祸首，这就是为什么硅和三星等公司目前正在开发有机中间体的原因。有机中间体还具有灵活性，这使得它们不容易受到应力效应的影响。

结论
虽然封装和设备行业已经非常重视封装，但芯片世界的大多数其他行业才刚刚开始拥抱它。部分原因是由于10nm和7nm工艺的热和物理效应，路由方面的挑战和对信号完整性的影响，以及处理这些问题的整体成本不断上升。部分原因还在于终端市场的碎片化，特别是随着越来越多的设备连接到互联网，以及对更低产量的定制解决方案的需求。这很适合平台方法，7nm逻辑芯片可以在同一个封装中与模拟芯片配对，也可以在多个封装中更紧密地封装在一块板上。

但是充分理解所有可能的排列的权衡，足够快地做到这一点，并确保从更多定制电子产品(包括前期架构设计到最终封装和测试)中获得良好的产量，仍然有一段路要走。各方面都取得了进展，但选择的数量和细微差别令人生畏。

Mentor公司的费尔顿说:“这就像给你一个3D拼图游戏，你必须弄清楚在哪里放置每一块拼图。”“它需要一个大的左移来进行更快速的评估——有足够的精度来查看如何连接这些点——你需要能够在3D中可视化和设计，这对大多数芯片设计师来说是一个陌生的概念。否则，你很有可能不得不重新设计。”

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