新一代3D芯片/封装竞赛开始

第一波芯片正在使用一种称为混合键合的技术冲击市场，为基于3d的芯片产品和先进封装的新竞争时代奠定了基础。

AMD是第一家推出使用铜混合键合芯片的供应商，这是一种先进的芯片堆叠技术，可实现下一代类似3d的设备和封装。混合键合堆叠和连接芯片使用微型铜到铜互连，提供比现有芯片堆叠互连方案更高的密度和带宽。

AMD正在使用TSMC的混合键合技术，TSMC最近更新了其在该领域的路线图。英特尔(Intel)、三星(Samsung)和其他公司也在开发混合键合技术。除了AMD，其他芯片客户也在关注这项技术。

Needham分析师Charles Shi表示:“台积电表示，其所有高性能计算客户都可能采用其技术。”“在移动应用中，混合绑定也在每个人的路线图上，或者至少在每个人的雷达上。”

在半导体晶圆厂进行的一种相对较新的工艺，铜混合键合是一种先进的芯片堆叠技术，有望为芯片客户提供一些竞争优势。可以肯定的是，芯片堆叠并不是什么新技术，多年来一直在设计中使用。新的是混合键合可以实现近单片3D设计。

大多数芯片不需要混合键合。对于包装，混合键合主要用于高端设计，因为它是一项昂贵的技术，涉及到几个制造挑战。但它为芯片制造商提供了一些新的选择，为下一代3D设计、存储立方体或3D dram以及更先进的封装铺平了道路。

有几种方法可以开发这些类型的产品，包括chiplet模型。为chiplets在美国，芯片制造商的库中可能有一份模块化芯片的菜单。然后，客户可以混合和匹配这些芯片，并将它们集成到现有的包类型或新架构中。在这种方法的一个例子中，AMD将两个内部开发的芯片——处理器和SRAM芯片——堆叠在一起，形成了一个3D包，它将高性能MPU与缓存内存结合在一起。这些模具使用混合键合连接。

还有其他实现芯片的方法。传统上，为了改进设计，供应商会开发一个系统级芯片(SoC)并在每一代设备上集成更多的功能。这种芯片缩放方法变得越来越困难和昂贵。虽然它仍是新设计的一种选择，但芯片正逐渐成为开发复杂芯片的一种选择。

使用芯片，一个大的SoC被分解成更小的芯片或IP块，并重新聚合成一个全新的设计。从理论上讲，芯片技术以较低的成本加快了上市时间。混合键合是实现该技术的众多因素之一。

图1:AMD的3D V-Cache技术将缓存堆叠在处理器上。来源:AMD

包装景观
小芯片本身并不是一种包装类型。它们是包括异质集成在内的方法的一部分，其中复杂的模具被组装在一个高级包中。

集成电路封装本身是一个复杂的市场。据最新统计，半导体行业已经开发了大约1000种封装类型。划分封装市场的一种方法是通过互连类型，包括线键合、倒装芯片、晶圆级封装(WLP)和过硅通道(tsv)。互连是用来连接一个模具到另一个封装。

虽然有增加封装密度的努力，但其中许多设备仍然基于较老的技术，如线键合和倒装芯片。在倒装芯片中，基于焊料材料的微小铜凸点在芯片顶部形成。然后将该设备翻转并安装在单独的模具或板上，这样凸起就会落在铜垫上，形成电气连接。在倒装芯片中，芯片上的凸距范围为300μm ~ 50μm。螺距指的是模具上相邻凸点之间的给定空间。

“我们仍然看到140μm到150μm的粗间距封装。这仍然是主流，而且短期内不会改变，”Promex的首席技术官Annette Teng说QP技术．

与此同时，WLP工艺用于制造扇出封装，这是一种相对粗糙的技术。osat现在正致力于通过缩小线条和空间，并在其上添加柱子和其他3D结构来增加扇出的密度。

"(扇出)是智能手机和其他移动应用的一种重要的大批量小型化封装，"该公司研究员William Chen表示日月光半导体．我们还有一个充满活力的创新领域，服务于高性能计算、人工智能、机器学习等领域。”

与此同时，2.5D已经成为高性能应用的主流，例如数据中心而真正的3D包装才刚刚开始。在2.5D中，模具被堆叠或并排放置在包含tsv的插入体顶部。tsv提供从模具到电路板的电气连接。

图2:2.5D封装、高密度扇出(HDFO)、桥接封装和小芯片的示例。资料来源:公司

2.5D解决了几个问题。在许多系统中，处理器、DRAM和其他设备被放置在一块板上。数据在处理器和DRAM之间移动，但这种交换有时会导致延迟和增加功耗。因此，许多高端系统将2.5D包与asic和HBMs结合在一起。这允许内存移动到更靠近处理功能的地方，从而实现更快的吞吐量。

这些封装选项中的许多都可以支持芯片，其中的模具根据芯片制造商的需求进行混合和匹配。Brewer Science高级项目经理小刘表示:“通过使用性能/成本最佳的流程节点的最佳处理器组件，可以优化系统。”

小芯片代表了一种范式的转变。“这种模式的转变使封装级的晶体管密度比芯片级更高，同时还允许混合设备，每个单独在相对于其独特功能的最佳节点上制造，异构地集成到一个公共封装中，以提高性能并减小尺寸、重量和功率。未来将是系统级的集成和优化，”i3 Microsystems副总裁兼总经理Brian Sapp说。

使用芯片方法，供应商开发了类似3d的架构。例如，英特尔最近推出了3D CPU平台。它将一个10nm处理器核心和四个22nm处理器核心组合在一个封装中。

在人工智能和其他应用的推动下，所有高端套餐都在增长。“人工智能涉及高性能计算(HPC)。我们看到了对倒装芯片BGA的大量需求，这与AI或HPC应用有关。这也包括2.5D, 3D或高密度扇出，”Choon Lee说JCET．

每一种包装都使用一种或多种不同的制造工艺。在最先进的软件包中，最常见的是互连技术。在这种情况下，它决定了如何在一个包中堆叠和连接模具。

英特尔的3D CPU、HBM和其他芯片使用微小的铜微凸点作为封装中的互连方案，以及倒装芯片工艺。使用HBM，在DRAM模具的每一侧都形成了微小的铜凸点。然后将这些模具上的凸起粘合在一起，有时使用热压粘合(TCB)。在操作中，TCB系统采用模具，对准它们，并使用力和热连接芯片。

如今，最先进的微凸点间距为40μm，相当于20μm到25μm的凸点尺寸，模具上相邻凸点之间的间距为15μm。在研发方面，供应商正在研究凹凸间距超过40μm的设备。在这里，客户有一些选择。首先，他们可以利用现有的微凸起来开发芯片。基本上，基于焊料的微凸点从今天的40μm间距扩展到10μm，到那时这些方案就会失去动力。

“在微小的焊锡凸点上管理小块焊锡帽有其自己的可用焊锡质量分布。在某些时候，这些都不可靠，”迈克凯利说，先进的包装开发和集成副总裁公司．“在20μm到10μm之间，客户将转向混合方法。它有很多优点。模具之间的功率很低。电信号通路非常好。”

在混合键合中，模具使用微小的铜-铜互连连接，而不是凸点连接。对于封装来说，混合键合的起点是10μm pitch及以上。

微凸点和混合键合都是可行的选择。客户可以在包中使用其中一种，这取决于应用程序。

为什么是杂化键?
混合键并不新鲜。多年来，CMOS图像传感器供应商一直在使用它。为了制造一个图像传感器，供应商在晶圆厂加工两种不同的晶圆。第一个晶圆由许多晶片组成，每个晶片由一个像素数组组成。第二晶圆由信号处理器芯片组成。

然后，使用混合键合，晶圆通过μm级的铜-铜互连键合在一起。然后将晶圆上的模具切成小块，形成图像传感器。

这一过程与包装几乎相同。但对于包装来说，混合粘接涉及到一组不同的组装挑战，这就是为什么直到最近才投入生产的原因。

它有很大的希望。去年年底，AMD推出了一款使用混合绑定的服务器处理器。最近，AMD推出了高端桌面处理器Ryzen 7 5800X3D。使用混合键合，一个7nm SRAM被堆叠和键合在一个7nm处理器上。实际上，64MB的L3缓存内存堆叠在处理器上，使内存密度增加了两倍。

然后，在研发领域，有几个方面的发展。例如，利用微凸点和混合键合，Imec开发出了所谓的3d - soc。在3d - soc中，你可以堆叠任意数量的芯片，比如逻辑上的内存。为此，您将内存和逻辑芯片共同设计为单个SoC。

混合键合实现了这些设备中最先进的互连。“为了实现这样的3D- soc电路，3D互连间距需要进一步扩大，超越目前的最先进水平。我们目前的研究已经证明了在7微米间距实现这种互连的可行性，用于模对模堆叠，700纳米间距用于晶圆对晶圆，”Imec的高级研究员、研发副总裁兼3D系统集成项目主任Eric Beyne在IEDM的一篇论文中说。

尽管如此，AMD正在使用台积电的混合键合技术，称为SoIC。据AMD称，与微凸点相比，台积电的技术提供了200倍以上的连接密度和15倍以上的互连密度。该公司总裁兼首席执行官苏姿丰(Lisa Su)表示:“这可以实现更高效、更密集的集成，每个信号的能量不到竞争方法的三分之一。AMD．

与此同时，在最近的IEDM会议上，微软副总裁Douglas Yu台积电他提供了有关该公司SoIC路线图的更多细节。本文为客户概述了混合键合凸距缩放路径。

在SoIC路线图上，台积电从9μm的键距开始，该键距目前可用。此后，将陆续推出6μm间距、4.5μm间距和3μm间距。换句话说，该公司希望每两年左右推出一次新的债券宣传，每一代提供70%的规模增长。

有几种实现SoIC的方法。例如，AMD设计了基于7nm的处理器和SRAM，这些都是由台积电制造的。然后，使用SoIC，台积电用9μm的粘结间距连接模具。

从理论上讲，随着时间的推移，你可以开发各种先进的芯片，并在不同的位置使用台积电的技术将它们连接起来。

当然，这项技术不会取代传统的芯片缩放技术。相反，芯片规模仍在继续。台积电和三星都在研发中将5nm逻辑工艺提升到3nm及以上。

从一个过程节点到下一个过程节点的转换在功耗、性能和芯片面积(PPA)方面提供了显著的提升。但是，在最近的节点上，PPA的好处正在减少。

在许多方面，混合键合是一种促进系统发展的方法。“过去，PPA的大部分效益都是由硅来实现的。人们习惯让芯片缩放驱动系统性能。但现在，芯片规模作为一个引擎正在失去一些动力，”李约瑟的Shi说。“最终，你希望采用混合键合来提升整个系统级的PPA。如果你想在技术上更精确，我会将SoIC定位为台积电客户可用的工具包中的强大工具。SoIC对于某些工作负载来说是一个很好的PPA助推器。”

英特尔(Intel)、三星(Samsung)和其他公司尚未公布他们的混合电池路线图。

尽管如此，从架构的角度来看，所有这些并不像看起来那么简单。下一代3D包可能在不同的节点上包含多个复杂的芯片。一些模具可以使用混合键合进行堆叠和键合。其他死亡将驻留在包的其他地方。所以需要一系列的技术来连接所有的部分。

Promex总裁兼首席执行官Richard Otte表示:“对于那些挑战极限开发高性能计算产品的公司来说，混合键合可能是必需的。“对于2D结构和应用，芯片很可能使用高密度方法进行互连。这包括中间人。3d - ic需要堆叠芯片，因此需要tsv和铜柱，以及2D高密度互连过程。”

还有其他挑战。在一个包中，所有的模具都需要使用模对模的链接和接口相互通信。大多数这些死到死的链接都是专有的。有一个发展开放标准链接的举措。“芯片成为新IP的最大障碍是标准化。必须建立芯片之间的标准/公共通信接口，以便在多个封装供应商之间可行。”Otte说。

制造业的挑战
与此同时，在制造方面，两种类型的组装工艺使用混合键合-晶圆到晶圆和模对晶圆。

在晶圆中，芯片在晶圆厂的两块晶圆上加工。然后，晶圆键合器将两个晶圆键合在一起。最后，对晶圆上的堆叠模具进行切块和测试。

晶圆芯片是另一种选择。就像晶圆到晶圆一样，芯片是在晶圆厂的晶圆上加工的。模具从一块晶圆上切成小块。然后，这些模具被连接到基晶圆上。最后，对晶圆上的堆叠模具进行切块和测试。

图3:晶圆之间的流动。来源:Leti

图4:晶片到晶圆的流动。来源:Leti

从一开始，有好的产量是很重要的。低于平均产量的模具可能会影响最终产品的性能。因此，预先有一个好的测试策略是至关重要的。

该公司高级首席工程师Adel Elsherbini表示:“一些模具可能存在制造缺陷，理想情况下，这些缺陷应该在测试过程中被筛除。英特尔在IEDM的一次演讲中。“但是，如果测试覆盖率不是100%，其中一些模具可能会作为好模具通过。这是一个特别的挑战。有缺陷的模具可能导致最终系统产量降低，特别是随着模具数量的增加。”

除了良好的测试策略外，还需要健全的流程。混合键合过程在半导体晶圆厂的洁净室中进行，而不是像大多数封装类型那样在封装车间进行。

在超洁净的无尘室中进行这个过程是很重要的。洁净室按洁净度等级分类，洁净度等级是根据每体积空气中允许的颗粒数量和大小来划分的。一般来说，半导体晶圆厂采用ISO 5级或清洁标准的洁净室。根据美国洁净室系统(American cleanroom Systems)的规定，在ISO 5级中，洁净室必须有小于3520个尺寸为>0.5微米/立方米的颗粒。ISO 5级洁净室相当于旧的100级标准。

在某些情况下，OSAT的IC组装在ISO 7或10000级洁净室或更高的洁净室中进行。这适用于大多数封装类型，但不适用于混合连接。在此过程中，微小颗粒可能会侵入流体，导致设备故障。

osat当然可以建立ISO 5洁净室的设施，但这是一项昂贵的努力。混合键合需要相对昂贵的设备。此外，混合键合涉及半导体供应商更熟悉的几个步骤。

在晶圆到晶圆和晶圆到晶圆的流程中，工艺都是从晶圆厂的单一大马士革工艺开始的。为此，在晶圆的一侧沉积了一层二氧化硅。然后，在表面上有许多微小的通孔。这些图案被蚀刻，在晶圆上形成大量μm大小的小孔。

然后铜材料沉积在整个结构上。使用化学-机械-抛光(CMP)系统将表面平面化。这种工具利用机械力抛光表面。

CMP工艺去除铜材料并抛光表面。在微小的通孔中剩下的是铜金属化材料。

整个过程要重复几次。最终，晶圆有几层。每一层都有微小的铜孔，它们在相邻层中相互连接。顶层由更大的铜结构组成，称为粘结垫。介电材料包围着微小的键合垫。

尽管如此，大马士革进程，尤其是CMP，仍具有挑战性。它需要对晶圆表面进行精确控制。“[在晶圆上]，介质表面需要:(1)非常光滑，以确保附着模具时具有强大的吸引力;(2)非常低的地形，以避免介电预粘接中的空隙或不必要的应力，”Elsherbini在IEDM的一篇论文中说。

然而，在这些过程中，可能会出现几个问题。晶圆容易下垂或弯曲。然后，在CMP过程中，工具可能会过度抛光表面。铜垫凹陷太大。在粘接过程中，有些垫片可能无法粘接。如果未抛光，铜渣会造成短路。

在混合键合中，标准的CMP工艺可能无法做到这一点。Elsherbini说:“这需要特殊的CMP处理来控制化学与机械蚀刻的比例，以及CMP步骤的数量，以保持电介质表面的平整度。”

在CMP之后，晶圆要经过一个计量步骤。计量工具测量和表征表面形貌。

“铜混合键合的主要工艺挑战包括表面缺陷控制，以防止孔道，晶圆级厚度和形状测量，以及纳米级表面形状控制，以支持强大的混合键合垫接触，以及控制铜垫在顶部和底部模具上的对齐，”Stephen Hiebert说心理契约．

更多的步骤
在计量步骤之后，晶圆进行清洗和退火过程。退火步骤激活模具。

从这里开始，这个过程可以向两个方向发展——晶片到晶片或晶片到晶片。在晶圆到晶圆的过程中，您已经处理了第一块晶圆(A)。然后，第二块带模具的晶圆(B)经历相同的过程(大马士革，CMP，计量)。

然后，两个晶圆(A, B)采用混合键合。芯片在晶圆上切丁并进行测试。由此产生的堆叠设备类似于3d结构。

与此同时，在芯片到晶圆的过程中，芯片制造商将取出第一块晶圆并激活这些芯片。然后对晶圆(A)上的芯片进行切块和测试。

然后，第二片晶圆(B)经过大马士革工艺，随后是CMP和计量步骤。那片晶圆没有被切成丁，完好无损。使用粘接机，加工晶圆(a)的模具堆叠并粘接在基晶圆(B)上。

然后芯片在堆叠的晶圆上切丁并进行测试。这反过来又创造了类似3d的设备。

对于晶圆到晶圆和模对晶圆，供应商可以使用相同的晶圆粘结系统。一些供应商出售这些系统，用于纳米级放置精度的混合键合。

在操作中，模具被放置在晶圆键合器内部的工作台单元上。经过处理的晶圆被放置在键合器中单独的晶圆表上。从工作台上取下模具，对准并放置在加工过的晶圆上。

在这一点上，两种结构的键合垫通过两步过程键合-介电到介电键合，然后是金属到金属连接。该公司3D集成项目经理Emilie Bourjot解释说:“直接混合键是指在SiO2基质中由铜互连组成的两个表面的分子键合。Leti．“当这两个表面在室温下紧密接触时，范德华键就会产生附着力。这些键在热平衡后转变为共价键和金属键。”

粘接过程具有挑战性。“首先要考虑的是放置精度和吞吐量。我们需要支持极细的音高。我们需要能够非常准确地放置芯片，”英特尔的Elsherbini说。“这是通过设计优化来实现的，以确保对齐基准具有非常好的可视性和对比度，同时不会占用过多的模具活动区域。”

粘结剂可以执行这些任务，但挑战是防止流动中不需要的颗粒和表面缺陷。一个微小的粒子可以在键垫中引起空隙。即使是一个100nm的颗粒侵入键合板，也可能导致数百个连接失败。

结论
混合键合是一个复杂但有利的过程。它支持一种新的芯片和包。

AMD是第一个使用这种方法的，但其他公司很快也会效仿。比赛才刚刚开始。

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