拼凑小碎片

有几家公司正在实施这种芯片模型，作为开发下一代3d芯片设计的一种手段，但这种方法在成为行业主流之前还有很长的路要走。

使用芯片模型进行3D芯片设计需要几块。一些大公司拥有这些零件，尽管大多数是专有的。其他一些缺少一些关键组件，使得开发这些设计变得困难。不过，有几家实体公司正在努力将这种芯片推向市场，这可能会让消费者在未来的某个时候更容易获得这种芯片。

如今，公司、政府机构和研发机构都在大力支持chiplets，作为开发高级系统级设计的替代方法而出现。使用这种方法，供应商可以在库中拥有模块化模具或小片的菜单。小程序可以有不同的功能和过程节点。客户可以混合搭配这些小芯片，然后将它们组装到现有的先进封装或新架构中。目标是加快上市时间并降低成本。

这个概念并不新鲜。多年来，AMD、DARPA、英特尔、Marvell和其他公司都开发了支持芯片的设计。今天，英特尔、AMD和其他公司正在开发下一波基于芯片的产品。“明年你会看到越来越多的小晶片设计，”TechSearch International总裁扬·瓦尔达曼(Jan Vardaman)说。

在推进复杂芯片设计方面，小芯片可能比传统方法有一些优势。传统上，为了推进设计，供应商会将几个功能集成到一个系统级芯片(SoC)。然后，在每一代，他们会在SoC上填充更多的功能。但这种方法在每一代都变得越来越困难和昂贵。

虽然有些人会继续走这条路，但其他人正在寻找替代方案，比如先进的包装。另一种改进芯片设计的方法是将复杂的芯片组装在一个封装中。先进的包装有不同的形式，小芯片是许多方法之一。但小芯片有望以更低的成本实现模仿当今soc的新架构。

不过，这种方法还处于起步阶段，要成为面向广大客户的主流产品，这项技术还有很长的路要走。如今，只有少数几家公司拥有开发这些产品的内部能力。大多数人都没有合适的部件或专业知识。这使得开发类似芯片的设计变得困难，如果不是禁止的话。

基本上，推出基于芯片的产品需要几个部分，包括设计能力、模具、模对模互连和制造策略。在公开市场上出现了许多这样的作品，但它们是分散的。其他部分在研发部门。

但是这种方法有了一些新的发展:

• 台积电正在为代工客户提供类似芯片的设计。
• 其他晶圆代工厂和sat都在开发晶片战略。
• 开放领域特定体系结构(ODSA)子项目，一个行业组织，正在开发这里的几个关键部分。ODSA还在为所有开发人员开发芯片设计和建模指南。它希望有一天能有一个论坛，在那里你可以在公开市场上买卖小饰品。

还有其他一些努力。即便如此，供应商仍面临着小芯片带来的各种设计、集成、制造和供应链挑战。

为什么chiplets ?
多年来，集成电路供应商一直依靠规模来推进芯片设计，在每个新节点上在SoC上封装更多的晶体管。当今最先进的芯片有数十亿个晶体管。但芯片的缩放正变得越来越困难，而且缩放带来的价格、性能和功耗优势正在以比晶体管更快的速度缩小。

除了3海里,finFETs就会失去动力。从2022年的3nm节点开始，该行业将转向一种名为gate-all-around。

“栅极全能晶体管，或GAA晶体管，是一种改进的晶体管结构，其中栅极从四面接触通道，并使其能够持续缩放，”大学项目主任Nerissa Draeger说林的研究。”Nanosheets也许在概念上很简单，但它们给制造业带来了新的挑战。”

设计成本是另一个问题。IBS首席执行官汉德尔•琼斯(Handel Jones)表示，设计28纳米芯片的平均成本为4000万美元。琼斯表示，相比之下，设计7nm芯片的成本为2.17亿美元，设计5nm芯片的成本为4.16亿美元。他补充说，3nm设计将耗资5.9亿美元。

多年来，该行业已经认识到这些问题趋势。基于异构集成的高级封装是实现以前只能通过扩展soc获得的好处的另一种方法。业界已经针对不同的应用开发了各种先进的封装类型，但由于成本的原因，通常这种方法仅限于高端应用。

不过，这种情况正在开始改变。“业界正在越来越多地投资于先进的封装，并一直在努力提高系统级互连密度，降低功耗，实现更小的外形尺寸，并通过扩大封装级距离和将更多功能集成到单个封装中来降低成本，”高级项目经理肖刘说布鲁尔科学。

先进的封装解决了当今系统中的几个挑战。例如，在系统中，数据在单独的处理器和存储设备之间来回移动。但有时这种交换增加了延迟并增加了能量消耗。解决这个问题的一种方法是将内存和处理器更紧密地结合在一起，并将它们集成到一个封装中。

微软高级产品开发高级总监戴夫•希纳(Dave Hiner)表示:“我们需要以更低的功耗实现更高的内存带宽。公司在最近的一次演讲中。“这就是你看到内存的共同封装，要么在封装内，要么在芯片上。”

在另一个例子中，供应商倾向于将所有功能集成到单个芯片上。但每一代，这种方法都变得越来越困难，成本也越来越高。

有一个解决办法。“一种方法是将SoC分解成其功能块，然后重新包装它们或将这些功能块重新构建成小芯片。这些小芯片基本上被放在一个包裹里，彼此相邻。”

小芯片的方法很有吸引力。“我们看到的趋势是，越来越多的客户希望找到一种将不同部件整合在一起的方法。他们想把不同功能的芯片混搭在一起，”台积电高级副总裁张晓东表示。

小芯片与其说是一种包装，不如说是一种方法。客户可以在现有的先进封装类型中利用芯片模型和集成模具，例如扇出和2.5 d。也可以选择将逻辑堆栈在逻辑上，或者将逻辑堆栈在内存上3 d-ic。

那么最好的解决方案是什么呢?“问题是，我们针对的是哪些设备，”中兴通讯研发部副总裁洪C.P.说日月光半导体在最近的IEEE电子元件与技术会议(ECTC)的一个小组会议上，他说道。“对于多个芯片，你必须考虑I/O密度。我们可以用倒装芯片处理。如果这还不够，我们可以考虑扇开。如果我们需要集成多个内存，我们可能需要使用2.5D。”

图1:高性能计算封装的不同选择，基于介层的2.5D与基板上的扇出芯片(foco)。来源:日月光半导体

微应用，挑战
并非所有产品都需要基于芯片的设计。事实上，它对许多应用程序来说都是多余的。但对于特定的应用，小芯片方法提供了灵活性，实现了各种设计。例如，英特尔正在开发Ponte Vecchio，这是一款包含47个小芯片的GPU。其中两种基于10nm finfet。该设计总共拥有1000亿个晶体管。

在另一个例子中，AMD正在开发3D V-Cache，一种堆叠在处理器上的缓存芯片。这两款设备都基于台积电的7nm工艺。

图2:AMD的3D V-Cache将缓存堆栈在处理器上。来源:AMD

芯片设计甚至可以使用成熟节点上的设备来实现。“你可以使用射频毫米波和光学互连等技术。他们将使用不同于fpga或cpu的技术。你还可以有其他的技术，包括氮化镓英特尔的研究科学家戴维·凯莱(David Kehlet)说。

开发基于芯片的设计并不简单。思科认为，主要挑战如下:

• 设计与集成
• 生态系统的复杂性
• 制造、测试和产量
• 资质和可靠性
• 标准

“一般来说，任何技术要变得更加主流或成熟，都需要一个重要的推动力，”思科(Cisco)负责技术和质量的副总裁薛洁在ECTC表示。“驱动因素需要来自那些拥有大量业务的人，所以他们会推动投资、推动开发、推动成本。”

在开始阶段，设计师需要考虑许多问题。在ECTC上，AMD的高级研究员Bryan Black概述了小芯片的设计考虑和挑战:

• 如何划分系统中的骰子
• 设计重用
• 管理参数变化
• 功率输出
• 连接速度
• 分区的开销
• 全局时钟
• 模具的安全
• 热管理

设计师还应该预先考虑与制造过程有关的其他问题。“例如，对于基于芯片的设计来说，拥有合适的衬底和/或中间层是至关重要的，”公司销售和营销副总裁罗西·梅迪纳(Rosie Medina)说QP技术。此外，客户还需要考虑设计和制造基板和/或中间层的时间和成本。”

换句话说，除了设计考虑之外，预先制定制造策略也是有意义的。理想情况下，独立的设计和制造团队应该携手合作。设计不仅要在现场工作，而且必须具有生产价值。

选择一个制造合作伙伴是至关重要的，这里有几个选择:1)内部制造封装;2)与铸造厂合作;3)参加sat考试;4)与多家供应商合作。

每种选择都是可行的。供应商的选择取决于能力、生产规模和成本。客户倾向于与他们信任的供应商合作。

寻找死亡，相互联系
围绕小芯片开发设计只是成功了一半。为了将基于芯片的设计投入生产，供应商需要几个部件，如知识产权(IP)内核、已知好的芯片(KGD)和芯片到芯片的互连。

KGD是一个裸模。在小晶片中，目标是在封装中组装好的模具。IP核涉及开发芯片的构建块，如I/O、处理器核和库。

你在哪里可以找到小芯片的IP核和芯片?有几个选择，包括开发自己的技术，去代工厂和/或OSAT，并联系无晶圆厂ASIC设计公司。

AMD、英特尔和其他一些公司有资源开发自己的芯片和IP。开发内部模具/IP需要时间和金钱，但也有一些优势。IC供应商拥有关于内部芯片以及它们如何与其他芯片相互作用的关键数据。

“如果封装中的每个芯片都是为特定产品定制设计的，就像我们在AMD所做的那样，那么像电源传输、互连、时钟、缓存层次结构和其他所有事情都由一个设计团队同时处理，这使得开发变得容易得多，”AMD的Black说。

但即使是大公司也无法承担内部开发所有IP的费用。他们可能希望获得第三方IP以节省时间和金钱。

这可能是一个重大挑战。例如，供应商可能想要使用另一家公司的模具。但该公司可能不想分享芯片的内部工作原理，这是充分表征芯片的关键。即使他们愿意分享数据，模具仍然需要经过验证和测试过程。

“问题是，我们是在内部开发模具，还是从外部寻找模具?”这将决定模具如何与建筑相互作用，以及我们如何将它们组合在一起。这将影响他们在身体层面的互动方式，”布莱克说。“在未来五年的时间框架内，我们将面临的挑战是不同组织之间的异质性。我们如何从一家公司到另一家公司共享芯片来制造更复杂的设备?如果骰子来自几个不同的来源，那么我们最终会遇到各种挑战的无尽配置。”

大多数公司内部都没有这些部件。挑战在于找到必要的部件，这需要时间和资源。因此，也许与代工厂和/或OSAT合作更有意义。

几家晶圆代工厂和sat正在实施他们的芯片战略，但并非所有的供应商都是一样的。台积电就是其中之一，它提供了一种交钥匙式的解决方案。这家代工巨头拥有大量经过认证的内部和第三方IP内核。客户可以选择使用这些IP模块中的任何一个来开发传统芯片。

台积电表示，许多用于传统芯片的IP内核和芯片可以用于开发基于芯片的设计。它也有制造能力。

“业务模式与我们的晶圆业务没有什么不同，”台积电的张说。“我们与客户合作，确定合适的小芯片和集成方案。当我们把不同的芯片堆叠在一起时，每个芯片都来自我们的客户。它们都是客户特定设计的IP。他们选择他们想要整合的面料。我们提供的解决方案可以帮助客户将不同的芯片与不同的先进集成技术集成在一起。”

其他代工厂可能有类似或不同的策略。sat也在研究他们的芯片策略。不过，就目前而言，大多数供应商的策略类似于当前的打包流程。和以前一样，晶圆代工厂为客户制造芯片。从那里，他们将完成的芯片送到处理封装组装要求的osat。

一些代工厂提供各种封装组件，如插入器。他们甚至会提供TSV为客户制造工艺。但是大部分的包装工作是由osat处理的。

最终，sat、铸造厂和其他公司希望将小芯片提升到一个新的水平。许多人正在与ODSA合作，这是一个寻求将小芯片带给大众的行业组织。ODSA正在研究几种技术，包括标准模对模接口、参考设计和工作流程。所有这些都导致了晶片设计交易所(CDX)的出现，这是一个从不同供应商购买和销售经过认证的晶片的开放市场。

ODSA的贾瓦德·纳斯鲁拉(Jawad Nasrullah)表示:“我们正在编写一份CDX白皮书，该白皮书将为行业构建小芯片模型提供指导。”“模型的一致性是开发组件交易市场的关键。”

但至少在两到三年内，不会出现公开交换幼仔的情况。这需要时间和资源来实现。

同时，对于小芯片，供应商需要一种模对模互连/接口技术，将一个芯片连接到另一个芯片。为了实现模对模互连，供应商在每个模上设计了一个微小的IP块。该模块由一个带有电路的公共物理接口组成。这样，具有公共接口的芯片就可以连接起来，使它们能够相互通信。

第一波基于芯片的设计将模对模互连与公司自己设备的专有接口结合起来。但为了扩大小芯片的应用范围，该行业需要通过开放接口进行互连，使不同的芯片能够相互通信。

这是婴儿发育的主要障碍。到目前为止，英特尔已经开发了市场上为数不多的开放接口之一。这项技术被称为高级接口总线(AIB)，是一种在小芯片之间传输数据的接口方案。

供应商需要不止一种模对模互连方案。其他技术也在研发阶段，但尚不清楚它们何时能准备就绪。这些包括:

• ODSA正在定义一种称为束线(BoW)的模对模接口。
• 光互联网络论坛正在开发一种名为CEI-112G-XSR的技术。XSR为小芯片实现了每通道112Gbps的模对模连接。
• 赛灵思正在开发OpenHBI，这是一种源自高带宽存储器(HBM)标准的模对模互连/接口技术。

设计和制造问题
最终，客户想要设计和制造产品。为此，供应商必须为给定的设计选择一种封装类型或体系结构，以及适当的小芯片和模对模互连。这不是一项简单的任务。这里有许多不同的、令人困惑的选择。

一旦做出这些决定，就该进入设计阶段了。使用EDA工具，供应商通常遵循传统的设计步骤，例如设计入口、基板/中间层路由和布局，以及验证。

有些公司拥有EDA设计工具和内部专业知识。其他人可能有这些工具，但缺乏设计专业知识。

作为回应，ODSA正在制定一套设计指南，用于开发基于芯片的产品。这份名为“CDX工作流程白皮书和设计指南”的文件描述了小芯片所需的各种建模技术以及如何实现它们。

在设计阶段，供应商必须对所需小芯片的行为属性进行建模。对机械、功耗和热性能进行建模也很重要。在将设计投入生产之前了解其属性是非常必要的。否则，问题就会浮出水面。

以模对模互连为例。“在芯片或小芯片之间高速、低延迟互连的背景下，存在多重挑战，”华为技术营销总监Michael Liu表示JCET。“这包括但不限于实现超高带宽时的功耗。”

还有其他的设计问题。当然，设计必须具有生产价值。每一种封装类型，如2.5D/3D、扇形输出等，都有自己的制造流程。

动量正在建立铜混合键合，这是一种制造工艺，可实现下一代2.5D封装，3D dram和3D ic。它对小婴儿来说也是理想的。针对10μm间距及以下，混合键合使用微小的铜对铜连接连接封装中的模具。在封装的研发中，混合键合提供了比现有方法更高的互连密度。

这不是一个简单的过程。杂化键合工艺要求几乎为零缺陷。产品的可靠性仍然是个问题。

在ECTC上，Xperi首次展示了一款直径为35μm的5模堆叠模块测试车的可靠性和热性能结果。Xperi产品营销副总裁Abul Nuruzzaman表示:“与现有技术相比，混合键合部件的可靠性性能得到了提高，具有很大的优势。”Xperi是一家为客户提供混合键合的IP提供商。“混合粘合部件非常适合高温和/或腐蚀性环境，如汽车。”

图3:Xperi的晶圆-晶圆混合键合流程。来源:Xperi

结论
显然，小晶片是复杂的，有不同的部分。把它们放在一起是困难的部分。

在某种程度上，所有的解决方案可能会一起出现。有许多应用程序可以使用小芯片。

相关的
先进包装的下一波浪潮
一长串的选项将多芯片封装推向设计的前沿，同时创造了令人眼花缭乱的选项和权衡。
新兴的应用和包装的挑战
异构集成正在重塑一些市场，但并非所有应用都需要它。
先进封装的凸点与混合键合
新的互连提供了速度的提高，但代价包括更高的成本、复杂性和新的制造挑战。
扇形包装的选择越来越多
曾被视为低成本集成电路封装选项的扇出正走向主流和上游。
让芯片封装更可靠
先进的封装和旧技术的新创新都面临着挑战。