桥梁与插入器

的数量继续增长先进包装技术选项,包括新的和不同的方式将所谓的硅桥产品。

一段时间,英特尔硅桥技术提供了一个嵌入式Multi-die互连桥(EMIB),这使得使用一小块硅与路由层连接一个芯片到另一个在一个集成电路方案。此外,公司,Imec和三星分别开发硅桥技术的包装。

每个技术略有不同,但这个想法是相似的。硅桥作为multi-die于互连包。他们也定位为一个替代2.5 d包使用硅插入器。像2.5 d,硅桥提供更多的I / o包,它可以解决内存带宽瓶颈的挑战系统。

在2.5 d,死亡堆积或并排放置插入器的顶部,包含了在矽通过(tsv)。插入器充当芯片和董事会之间的桥梁,从而提供了更多的I / O和带宽的包。

图1:EMIB实现(硅桥)。来源:英特尔

图2:FPGA + HBM 2.5 d包插入器。来源:Xilinx

问题是插入器的成本是相对较高的,这限制了2.5 d高端应用。所以在一段时间内,工业发展的新的和先进的包装类型,以填补这一缺口的中端和高端市场。这些让人眼花缭乱的包装选项包括扇出,system-in-package(SIP)、硅桥,甚至一些新的插入器技术。

没有一个包类型可以满足所有的需求,所以客户可能会使用许多技术。“有许多选项,可以满足需求,”Jan Vardaman表示TechSearch国际。“每个公司将选择最适合他们的供应链的选择。”

同时,硅桥技术,相对新手的景观,获得了更多的关注。预计这项技术不会取代其他包装类型,尽管英特尔EMIB和潜在的其他解决方案是有趣的。“EMIB是一个可选择的解决方案为异构集成硅插入器。表示:“它提供了一个非常类似的带宽Babak寂,副总裁和总经理的组装测试技术开发在英特尔。“EMIB的吸引力,至少对我们来说,我们只使用硅的地区我们试图连接两个死在一起。这是一个相当小的硅衬底区域,所有的芯片。”

通过异构集成,寂的概念指的是同一个包中的多个不同的芯片。异构集成这个词还有其他的意义,。例如,芯片制造商继续使用传统IC比例从一个节点移动到下一个,但是好处是减少和成本正在不断升级。得到的好处扩展的另一种方法是通过移动到更高级形式的异构集成。英特尔有时称之为包扩展。

“多年来,包比例并不重要。它不给你任何东西,”寂说。“但在异构集成、包扩展非常重要。我们只是在它的开始。它给你的性能提升和一些功能还没有出现之前。”

的挑战
异构集成可用于不同的方式在不同的市场。它还可以用于解决一些系统的主要挑战。

例如,高端服务器的技术是一个关键的推动者。一段时间,系统已经难以跟上,在高端环境中数据的爆炸。“下一代平台进化迅速跟上新兴系统的发展趋势是由爆炸的应用中,如数据中心功能,物联网(物联网),具有网络、400 g t比特信息能力集成光学运输,5 g无线和8 k的视频,“Manish托说,高级产品营销经理可编程解决方案集团在英特尔,在最近的一篇论文。“下一代数据中心的工作负载需求越来越高计算能力,灵活性,和功率效率。(但要求)超过今天的通用服务器的功能。简单地说,设备用来构建这些下一代平台必须做得更多,更快,减少印刷电路板(PCB)房地产,和消耗更少的能量,所有在同一时间。”

为了应对挑战,集成电路产业发展新一波的快速fpga, gpu和16 nm / 14 nm处理器逻辑节点与10 nm / 7纳米技术。

仍然没有解决大幅和持续的挑战著内存带宽瓶颈。罪魁祸首是DRAM,作为系统的主内存。在过去的十年里,DRAM的数据率下降背后的内存带宽要求。

今天,当前DRAM接口技术、DDR4提供不到2 x增加数据速率相比,最后一个版本。然而,在一个例子中,以太网端口速度在过去十年增加了10倍,根据Xilinx。

有一个解决方案。这个行业已经航运3 d DRAM技术高带宽内存(HBM)。最新版本被称为HBM2。

针对高端系统,HBM栈DRAM死在对方之上,使更多的I / o。例如,三星的最新HBM2技术由8个8 gbit DRAM模、堆放和连接使用5000 tsv。总的来说,它使307 gbps的数据带宽。相比之下,四DDR4 dimm的最大带宽85.2 gbps,根据Xilinx。

HBM只是一种促进后发展出在包的性能。“我们现在开始看到增加参与的DRAM内存段与各种先进包装平台。尖端DRAM提供商开始从丝焊过渡到铜柱的解决方案。我们也目睹了采用高带宽的TSV内存解决方案,”总经理说野生动物资源林研究的先进的包装客户操作。

这只是等式的一部分。另一个挑战是整合这些设备在一个董事会。桌子上有几个选项。其中有:

• 把离散的芯片。
• 集成芯片的一个先进的包。选项包括2.5 d、桥梁、扇出和multi-chip模块(反水雷舰)。

一般来说,该行业正从离散的解决方案对集成多个死于相同的包中。将离散的芯片在董事会占据太多的空间和低效的数据从一个设备转移到另一个。

图3:离散使用PCB组件集成。来源:英特尔

通过将多个芯片在一个包中,oem可以实现更多的功能在一个较小的形状在一个更好的成本。这个想法是为了拉近芯片,使更多的带宽。

那么,什么是最好的包装解决方案吗?没有正确的答案。“这些平台的选择取决于最终产品的需求,“野生动物说。“不同的技术平台,比如multi-chip包、硅插入器和multi-die互连桥梁,提供异构集成解决方案选项。”

的选项
多年来,oem反水雷舰用于系统。他们几个芯片集成在一个模块。传统的反水雷舰仍在使用,但是他们往往是大而笨重。

一段时间,业界已经航运2.5 d技术与各种类型的插入器。在一个配置中,一个FPGA和两个HBM2包堆叠并排插入器的顶部。

图4:2.5 d tsv和高带宽内存。来源:三星

通常,2.5 d是用于高端asic fpga, gpu和内存数据集。“(2.5 d / 3 d)似乎起飞,”加里·巴顿说,首席技术官GlobalFoundries在最近的一次采访中。“如果我看看我们的ASIC设计在去年赢得14 nm,大约40%的人已经不仅仅只是一个晶片。他们包括一定程度的先进包装2.5 d和3 d”。

但是2.5 d / 3 d技术是相对昂贵的部分原因是插入器的成本,限制了市场高端的应用程序。另外,有一些死的大小问题。例如,2.5 d - base FPGA²死大小约800毫米。这是接近最大十字线字段的大小在光刻系统。最大模大小是30毫米x 30毫米。

如果包超过那些规格,它可能需要一个过程被称为十字线缝合。“如果你看看包,它们是不同的大小和大。它可能不适合在30 mm的30毫米大小,十字线,”英特尔的寂说。“这意味着你必须连接两个十字线。有一个方法,它有点昂贵,很难做的。”

寻求解决这些和其他问题,英特尔前一段时间介绍EMIB,硅桥技术。EMIB,一小块硅或桥是嵌入在衬底。这座桥,路由层,作为两个死于包之间的互连。

在一个例子中,英特尔销售14 nm FPGA。它有三个收发器两端总共6。每个收发器连接到使用EMIB FPGA。在这种情况下,FPGA使用六座桥。

使用EMIB, FPGA HBM也可以支持。“少很多硅面积(比一个插入器),“寂说。“你可以把尽可能多的桥梁希望衬底。这是EMIB的另一个优点。它没有任何十字线大小限制像硅插入器。”

EMIB本身是一种嵌入模包装。这项技术使用一个衬底与再分配层(rdl)。rdl铜金属连接线路或痕迹,电连接包的一部分到另一个地方。rdl由线和空间测量,指的宽度和间距金属痕迹。

简单来说,硅桥是嵌入在一个衬底的核心。然后,在一个单独的过程,小疙瘩或支柱形成死亡。使用倒装芯片过程中,模具翻转,衬底上的连接。

“这属于一个正常的生产过程。一旦我们得到了包,EMIB桥梁嵌入。然后经过组装和测试,”他说。“当然,球有点不同于正常组装。这是一个小得多的。”

EMIB-based硅本身并不昂贵,虽然整个过程的成本难以量化,根据来自英特尔的官员。另外,EMIB专有技术,只有在英特尔。

一般来说,嵌入式死包装是具有挑战性的,因为你需要使桥和死亡与小的误差。“硅桥解决方案的一个主要挑战是包含桥的插入器的收益率。在任何解决方案中,收益率是一个关键因素,”TechSearch Vardaman说。

硅桥适合某些应用程序,但他们不会主导景观。客户可能会使用一系列的选项。“我们不相信硅桥解决方案将取代硅衬底插入器或扇出,“Vardaman说。

不过,其他人正在推进技术。例如,三星正所谓一个RDL桥发展。这是个RDL-layer插入器桥接逻辑记忆。

然后,在研发、Imec开发自己的硅桥技术扭转它不仅替代2.5 d,但它也使高密度,扇出包。

Imec的技术类似于EMIB。这座桥,路由层,连接一个死到另一个。它也经历了一个倒装芯片的过程。通过这项技术,每通道8 GBps。

在制造流程,Imec的过程是不同的。底物,而不是嵌入桥梁大会是以临时晶片载体。模具放置面对然后组装载体上的桥。

这是一个简单的解释。“这不是package-on-package(流行)。这就像400μm音高。我们正在做倒装芯片40μm球场,”Eric Beyne说的3 d系统集成和项目主任Imec。“这是密度比流行的100倍。通道允许甚至20μm。这是一个很短的互连高带宽连接。”

与此同时,公司还致力于技术研发,尽管仍存在一些需要解决的问题。“公司有一个版本的桥技术,我们正在酝酿,”罗恩Huemoeller说,副总裁和公司企业研发主管。“互连的复杂性仍然是技术挑战,包括包交互、互连策略和测试策略”。

另外,有一些供应链问题,类似的问题2.5 d。“在逻辑上,模具所有权需要理解,“Huemoeller说。“时机,供应链成熟度和合作是最重要的使这种先进形式的MCM /异构集成。”

还有其他问题。“硅桥是一个衬底/ pcb技术;因此,与基质接触该解决方案所需的供应商。我明白了只有少数衬底供应商是谁能够处理这种技术由于嵌入EMIB所需的精确位置控制。在质量控制方面,客户可以选择依靠主要衬底供应商谁可以满足他们的期望,“说Seung钟旭Yoon,成组技术战略总监JCET集团。“硅桥是好的对于小模数倒装芯片的应用程序,但我确实看到了一些挑战的超细间距与细microbumps HBM-2/2E或3的不到40嗯,主要是由于EMIB嵌入宽容。HBM-2 2 e和3需要更多的I / O和细microbump沥青由于更高的I / O要求满足性能的期望。”

此外,硅桥模型并不和其他技术一样简单。“这将是简单的商业模式和供应链,如果是类似于目前的倒装芯片的商业模式,”尹说。

除了2.5 d和桥梁,还有其他方法,包括扇出。在扇出,死后被打包在晶片上。它不需要一个插入器。“在扇出,你包的可用面积扩大,”John Hunt说高级的工程总监ASE。

在高端,行业发展高密度扇出。这是定义为一个包有超过500 I / o和小于8μm线和空间。

图5:日月光半导体的中心扇出包。来源:TechSearch国际

今天的服务器使用扇出。现在,包装房子正在开发能够支持HBM扇出,但是仍有一些挑战。“HBM的密度更雄辩地解决silicon-level互联在亚微米与有机基质RDL,”公司的Huemoeller说。“这是可能的,通过下降,与足够的层分配路由和高带宽内存模块连接到逻辑芯片通过有机RDL捕集。然而,电气性能下降和可靠性挑战减少基于移动off-silicon插入器的好处。可靠性是可以克服的挑战,但仍然需要更多的工程。”

接下来是什么?
异构集成在系统帮助解决许多挑战,但重要的是另一个大肆的设备规模的一种方式。

多年来,芯片制造商引入了一个新工艺在给定的节点每18到24个月作为一种手段来提高性能和降低成本在一个芯片上的晶体管。高级节点,飞涨的成本和复杂性,所以的节奏完全扩展节点扩展到2.5年或更长。此外,减少铸造客户可以搬到先进的节点。

集成电路设计成本是最大的问题。一般来说,集成电路设计成本跃升至5130万美元28 nm平面设备2.978亿美元7纳米芯片,根据国际商业策略(IBS)。在5 nm,集成电路设计成本预计会猛增到5.422亿美元,根据肠易激综合症。

和其他原因,大量的集成电路供应商都住在28 nm及以上。模拟、混合信号和射频不需要先进的节点。

仍然有许多正高级节点的集成电路供应商,虽然比例可以说是萎缩的好处。这就是异构集成适合,因为它可以用于芯片先进和成熟的节点。桥梁,扇出,2.5 d和其他包都是可行的。

“有很多不同的方法实现异构集成。这实际上取决于它是什么你要优化的,”英特尔的寂说。“这就是我所说的一个转折点,异构集成。我们看到很多产品在市场上。我们只是在变化的开始。”

在半导体,芯片制造商发现规模晶体管的特征尺寸的方法,使产业从一个节点移动到下一个。

在包装中,特征尺寸规模更大。但是你仍然可以通过减少设备的某些部分包。“当你撞球场规模,你可能会使硅小一点。你可以提高线宽。你可以通过密度提高。你可以有更多的I / o每毫米。你可以提高你的带宽,”寂说。

实际上,扩展包的一种方法是将细rdl。另一种方法是使用小模数或铜柱子撞在死去。例如,铜柱从50μm迁移和100μm 10μm直径20μm,根据道氏电子材料。

显然,异构集成是发生在各个市场的今天,虽然仍然很低。高级节点,它有望成为更普遍,所以客户需要尽快做好准备。

“这有点像硅。谁能更快5纳米技术将得到好处。与包扩展也是如此,”寂补充道。

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