先进的包装混乱

先进的包装是爆炸的四面八方。有更多的芯片制造商使用不同的包装选择,选择自己的包,一个让人困惑的一系列用于所有这些描述和名称。

几年前,基本上有两个选择,3 d-ics和2.5 d。但是随着芯片制造商开始理解困难,成本和减少设备扩展的好处,先进的包装真的开始起飞。这种方法的成功增长创造了它自己的一组问题,。现在有多个口味的2.5 d,以及多种类型的扇出扇入、system-in-package package-on-package,倒装芯片,和各种不同的桥梁技术。添加到该列表程序方法,wafer-level包装,die-on-die-on-wafer。甚至有传言说panel-level包装。

”问题是有很多排列与先进的包装,这基本上是无穷无尽的,”Jan Vardaman表示TechSearch国际。“过去wirebonds和引线框架。现在我们有面积阵列和芯片规模。包可以含铅,可以含铅或外围。和数组BG网格(球),CSP(芯片级包),wafer-level和扇出一吨。这是一个大问题。有太多的选择。”

Vardaman有越来越多的支持。

“许多公司想要把一个特定的名称或品牌名称这一技术,”William Chen说日月光半导体研究员、高级技术顾问。“这很让人困惑。我们有很多不同的技术与调整差异。但是我们不需要这种混乱培育成一个系统,当我们前进,我们需要把这变成一个框架,最终去的标准方法。这就是为什么ASE试图尽可能不发明名称和术语”。

的道路更好的定义
有一长串的包装选择并不一定是坏事,因为它允许芯片制造商和原始设备制造商开发更多multi-chip定制解决方案。但是有太多的命名约定是另一回事,完全。事实上,IEEE已经开始使提议加强命名约2.5 d,哪里有2.1 d使用有机插入器和2.7/2.75 d选项使用桥梁。也有并排和垂直的实现2.5 d,以及支柱插入器。

拉贾Swaminathan, IEEE的路线图作者和一个行业专家包装,说有一个努力卷起所有的2。x 2做以下的术语,chip-first和chip-last有机基质连接器,和2 ds,被动硅包,有或没有tsv。

”包是高密度并排相比,“Swaminathan说。“但我们的目标是让这些架构在一个伞下,这样您就可以定义这些架构是什么意思,然后比较不同指标。”

图1:2和2 ds。来源:IEEE / Swaminathan

IEEE引入这一概念在IEEE的电子组件和技术会议(ECTC)上个月在圣地亚哥。

”,需要把所有这一切放在一个框架中,“拉维Mahajan说英特尔的家伙。“任何新的架构,您需要一种方法来bucket-ize它。如果充分定义的框架,您需要实现整个行业的共识。如果你看看光子学,那里是一个相当不错的论文。但其中一些使用硅插入器,使用一个桥,和一些使用有机插入器,追赶别人。有不同的密度。我们也看到玻璃插入器进入市场。”

图2:多个选项,在路上。(快速苗条是公司的商标;中心由ASE商标;CoWoS和信息是台积电商标。)来源:IEEE / Swaminathan

但所有这一切至少可以组合在一起,这是铸造厂和包装公司正试图做什么。在过去,这是特别关心命名法。这发生了很大程度上是因为先进的包装去了一旁的主要事件,收缩功能在每个新流程节点。但在10/7nm,缩放的好处是减少,成本还在不断上涨。即使有新的晶体管结构,这种收益减少了在过去的不再是可能的。

“14 nm之前,有一个价格/性能提高30%,每个节点“ES荣格说,铸造业务的执行副总裁和总经理三星部门的设备解决方案。“从14到10 nm,有超过20%的改进,并在不到10海里有超过20%。在3海里,有大约20%改善。”

没有类似的测量先进的包装,因为许多实现定制。但报道称,30%的改善性能和权力并不少见,这就是为什么所有的高速网络和一些新的服务器芯片利用先进的包装。即使英特尔,摩尔定律的看门人,因为它被提出后,已经开始提供高级包装选项使用其嵌入式Multi-die互连桥(EMIB)缩短芯片上各个组件之间的距离,扩大信号通道,提高了性能和需要更少的电力来驱动信号。

这是在应用程序变得特别重要,有更多的数据处理,如人工智能和机器学习。

“人工智能,测量的关键是成本函数,“萨勃拉曼尼亚Kengeri说,副总裁和总经理的CMOS平台业务单元GlobalFoundries。“很多这是2.5 d和3 d,和异构集成是每个人都想看到的东西。圣杯是能够把一切到单一的SoC,但当你添加MRAM,模拟从老节点,没有单一的技术节点,允许您添加的所有功能。所以你要使用多个芯片,你要做的是带芯片的最小数量与包装技术和集成在一起。”

不同的方法
这是一个建筑挑战,不同的公司使用不同的体系结构和组件根据他们正试图实现什么,他们处理的数据类型。例如,Facebook更关心的是图像处理和识别,而谷歌更关注搜索数据。没有完全相同的两个问题,反映在包。有些人更关注热耗散,其他性能或权力,或组合这些。

其结果是,没有两个包是完全一样的。其结果是,没有两个包是完全一样的。“先进包装平台使解决方案多样化的应用程序从移动到高性能计算,“说野生动物资源的董事总经理林的研究先进的包装客户操作。“IDM,铸造和OSAT客户开发了各种不同的结束应用程序集成方案。一些技术平台解决方案如扇出晶圆级包装,硅插入器和tsv将继续为不同的终端市场共存。”

台积电有所回避这个问题通过结合所有信息的标题下(集成扇出)或CoWoS在衬底晶片(芯片)。其他铸造厂和OSATs已经开始提供他们自己的品牌术语,。但如何不同于另一个并不简单,特别是对于专有的解决方案。

这是美国国防部高级研究计划局的原因之一是推动chiplets,军事和商业应用。公司可以快速构建定制的芯片是一个有趣的概念,但它会一段时间有足够的选择选择从不同的IP供应商。然而,越来越多的芯片制造商召集beyind这个选项。

“chiplets的优点之一是,你不需要说你使用什么样的包,“阿明Shokrollahi说,首席执行官Kandou巴士,发展到链接和并行转换器chiplets。“人们谈论的方法来实现他们,而不是你如何把东西放在一起。真正的关键在于有多个死在一些包连接在一起。这周围的分类问题,因为你看着一个更高的水平。它就像试图比较可兑换一辆SUV。他们都还是一辆车。”

Yaniv Kopelman、网络首席技术官和高级主管迈威尔公司说,他一直在推动这一方法在过去的几年里。迈威尔公司推出了其模块化芯片架构,也称为麻吉,早在2015年。的想法是选择菜单选项,然后使用一个互连结构包在一起。

“在过去的两年里,我们一直试图说服人们这是路要走,”Kopelman说。“这已经成为最近的一大主题,因为大量的接口需要支持,特别是对于应用机器学习和人工智能等。真正关键的是所有的OSATs已经知道如何做到这一点,所以没有限制的数量或位置死亡。有成本效益的和开放的。现在使用一个USR接口。很多其他的解决方案是semi-proprietary。”

迈威尔公司最近一直在支持缓存相干互连加速器(CCIX)连接各个部分在一起。“这里的关键是,这是已知的技术,不是新的专有接口,“Kopelman说。“专有接口成本。”

他们还增加了混乱的路径选择,从扇出system-in-package 2.5 d。

“高密度扇出的解决方案正在不断发展为移动和某些高性能计算领域,“李Choon说,先进的包装的副总裁林研究。“管理翘曲和整体收益率增加下一代扇出的关键解决方案符合成本效益的方式。预计高密度扇出也应该使混合集成在一个死亡system-in-package(SiP)”格式。

图3:CCIX架构。来源:ccixconsortium.com

3 d-ics
而3 d-ics一直在画板在这十年的大部分时间里,在这个领域向外几乎没有进展。最初的设计被驳回,因为热的考虑。逻辑逻辑产生过多的热量,所以处理器夹在其他处理器和内存必须关闭,这将是效率不及添加单独的死到一个不同类型的包。

逻辑记忆,然而,已经被证明是一个切实可行的计划从热的角度来看,和芯片正在研制,利用这个model-particularly元素构建的可编程性。这可能包括嵌入式FPGA,多个DSP元素,或两者的结合。价值主张是防止退化为多个芯片放到包中。

似乎非常小混乱约3 d-ics,部分原因是他们打包签订一个解决方案。虽然他们可以构造不同的方式,到目前为止很少有变异的分类。

然而,3 d-ics是竞争激烈的战场中选择组处理器供应商。当多个公司正在建设今天,只有内存厂商愿意谈论他们。

图4:3 d-ic方法,在矽通过。来源:导师,西门子的业务

结论
担忧的命名约定,并催生了这些担忧的困惑,有迹象表明市场升温在先进的包装。当苹果推出iPhone 7,这是第一大公司接受扇出包装。从那时起,扇出和多个版本的几乎一切都变成主流。

如同大多数新技术和技术方法,最初的爆炸是紧随其后的是公司探索所有可能的排列,找出效果最好,最终最好的价格。这几乎肯定会导致风选去阶段,架构的选择的数量减少和公司争夺的一块市场萎缩。但仍可能需要几年的时间,成功的企业将如何在定义分类法在短期内并不完全清楚。明确的是,先进的包装在这里留下来,无论它如何进行分类。

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