先进的包装的新问题

先进包装却越来越受欢迎的成本和复杂性整合一切平面SoC上变得更加困难和昂贵的在每一个新节点,但确保这些包装模具正常运转和产量足够并不是那么简单。

有很多因素倾斜更多的先进的半导体行业包装。其中包括:

• SoC互联和电线不像晶体管扩展以同样的速度。
• 设计和制造芯片的成本在每一个新节点飞涨。
• 电阻和电容增加在每一个新的节点,以及热量和各种类型的噪声。

“摩尔定律已经做得非常好,但有一个越来越大的挑战的互连延迟,”说Annapoorna Krishnaswamy,产品营销经理的半导体业务单元有限元分析软件。“晶体管扩展和延迟是萎缩,但互连成为一个很大的瓶颈。”

这些问题和其他问题导致了很多芯片制造商认真考虑先进的包装方案,包括2.5 d,3 d-ics,各种口味的扇出,system-in-package。

“今天工厂的成本是如此之高,但与3 d-ic和先进的包装技术,可以减轻成本,“Krishnaswamy说。“你可以降低成本通过整合两个芯片在同一个包中。的交流和更短的距离,旅行的时间信号从一个到另一个芯片可以小于信号的时间旅行从一端到另一个在一个先进的技术节点大芯片。”

人们普遍共识,主题。“包装技术正成为真正的,无论是并排或堆叠使用tsv或插入器,“说Navraj Nandra,高级营销主任DesignWare模拟和MSIP解决方案组Synopsys对此。“开发和包装成本仍是值得的,因为产品没有先进的包装是疯狂的昂贵。”

先进的包装也可以减少所需的电力来驱动这些信号,因为互联是更广泛和更短的距离。在某些方面,这让异构集成更简单,因为热等问题,电磁干扰和电源噪声可以处理在布图规划阶段。

没有短缺的例子。苹果公司的a - 10处理器就是一个例子。所以从思科和华为网络处理器,各种gpu和AI的架构。今天,所有的顶尖半导体公司设计开发基于某种形式的高级包装。但是他们中的许多人已经发现,这并不像听起来那么容易。

图1:事物的形状来,扇出芯片在基板上。来源:日月光半导体

“如果它工作,它可以做伟大的事情,”雷蒙德Nijssen说,系统工程的副总裁Achronix。“但它不是万能的。你必须决定多少内存和CPU,这是难以改变的,因为记忆是预包装的芯片。”

他说,一些解决方案的数据速率可以很高,但得到这个错误的也可以是昂贵的,因为它意味着扔掉多个芯片,而不是一个,包括一个昂贵的插入器层。所以产量是至关重要的,这是难以实现与多个死去。“圣杯是一个模块PCB,我们看到很多兴趣更多conventionalsystem-in-package没有插入器。”

复杂性增加
然而目前,插入器是一个关键部分先进的包装。越来越多的,所以堆积死在插入器或其他衬底之上,柱子的形式。为了理解这变得多么复杂,画面three-die栈在硅与八大支柱插入器,总共24芯片+插入器。

“如果你想检查电源完整性(在这样的设计),其中每个three-die堆栈由三个SoC的死,或两个SoC死在工作记忆死去,你可能想要包括所有模拟,”诺曼Chang说,在Ansys首席技术专家。“但在能力方面,这是不可能的。”

与单个three-die堆栈顶部硅插入器,电源完整性仿真没有问题,他说。“我们可以通过提取每死,包括TSV从死到硅插入器,以及内部tsv插入器从底部死,从死到中间死,从死的死。同时电源完整性仿真可以做场景。”

模拟24芯片需要不同的方法。一种选择是创建一个chip-power模型为一个堆栈,而其他芯片冷凝成模型。关键是中间死热的完整性检查,最好的方法就是使用热模拟。这里,芯片热模型可以为每个模生成,包括硅插入器和TSV详细模型的热模拟,所以整个热仿真可以做24死在硅插入器的顶部,Chang解释道。

Thermal-induced压力是一个新问题出现了2.5 d和3 d设计。“如果你看看介电层,这是麋鹿(额外的性能)层在这个过程中,那么您可能遭受压力,”张说。“焊点焊料和传统必须关注的压力,但这是一个新的,thermal-induced由于热应力分解材料。在更高的温度,压力是更严重的。”

知道邻居们
另一个问题出现在这些高级包的结合电磁干扰(EMI),电磁兼容性(EMC)、电磁敏感性(EMS)和同步切换输出(SSO)。EMI噪声去世界,而EMS的噪音从外面进入芯片。ADAS市场这是一个新标准,因为噪音通过直接注入(DPI)。在SSO,信号必须经过一个芯片的其他芯片包装。需要一个特定的仿真。

的确,2.5 d / 3 d的首要挑战异构设计是,当一个块设计,它并不足以验证这一块本身的正确性。

“我们都知道,重要的是要考虑会发生什么当集成块与另一块或整个芯片,”据Magdy Abadir,负责营销的副总裁Helic。”这个问题有很多变化,但大多数人的一厢情愿的想法是,如果我知道你的邻居是什么做的,我试着理解你的邻居,这可能意味着保持你的邻居了。为什么这个直觉真的吗?因为原来的电容和电阻间的相互作用,这是真的。如果你让他们,电阻无穷大,而电容是零,所以它的工作原理。但由于电感,它不会因为电感与循环。当前循环可以存在于非常大的循环,使感应磁块之间的效果。”

例如,如果有两个街区和他们相距一定距离,模拟时,他们可能不会相互影响。但当他们是放到一个大芯片,它可能是一个不同的故事。像大多数soc包含c - r -制造商将在可靠性的目的——尽管这不是电连接,它是非常大的相比,这两个区块的大小,因此它是物理学的一部分。

“当你做他们的分析,突然这两块开始互相干扰,问题是我们必须意识到环境,“Abadir说。“我们必须意识到存在于什么芯片,即使它不是。这是一个重大的挑战很多工程团队,和SoC提供者不能处理这种复杂性。他们真的想要运作的方式包括设计IP和把它在一起,但这是不够的。”

存在的问题需要一个新的解决方案
而需要能够模拟异构2.5 d和3 d设计一直是一个日益严重的问题在行业至少在过去的五年里,现在达到了一个关键阶段。今天,是很常见的异构设计包含六个模块内的不同的技术,其中包含上升20 ICs。这是由于这一事实的最佳动力,可以使用一个特定的生产过程。然后切换控制,过滤器和开关,每个可以制造不同的流程,材料和过程公式是不同的。

”,而不是提及层压板董事会,他们坐在和smt,”迈克尔·汤普森说,射频解决方案架构师抑扬顿挫的定制集成电路和电路板组。“能够处理多个技术仿真和布局,以及验证我布局以及如何连接这些ICs的表面安装技术实际上反映了示意图,业内已成为一个关键问题在过去的几年里。”

适应这种设计范式,工具提供商开始支持多进程技术在仿真工具来处理各种不同的科索沃民主党在相同的工具。这也意味着他们可以模拟在一起,制定了不同的技术。这仅仅是开始工作的静脉。工具厂商目前正在进一步增强工具。

与此同时,现有的工具仍在使用。事实上,香料是用来做芯片级仿真,在晶体管级,Abadir指出。“但你喂养香料通常在模拟钢筋混凝土电阻和电容的网表中提取芯片。你不是看到电感的影响。你不是看到了磁性的影响。即使你已经开始提取长导线电感和有趣的作品,它不是很容易很多的工具,用于操作小块输出,这是他们EM模型,并把它带回一个芯片的环境。所以仍然有工作要做。[许多]工具没有办法收回这些信息。”

另一个考虑是2.5 d和3 d设计的低功耗方面使电路更敏感,因为电压水平正在下降,因此噪声显然将影响更多。“增加痛苦,有与热可靠性问题,电线可能会更薄,”他说。”当这一切发生时,电感上升,所以我所做的可能转变的分析有点因为参数的变化,这可能导致停止运行六个月后或更糟的是,没有失败开始丢失了的东西。在自动驾驶等情况,我假设看起来是做数据分析和预测尚未发生的事故,但如果芯片开始失败的一点,不知道会发生什么。”

未来更多的复杂性
展望未来,Ansys的Chang预计的设计three-die栈今年将出现含有硅插入器的支柱。大部分的混搭,薄片死堆栈顶部硅插入器。这将转化为额外的使用先进的包装技术,包括package-on-package和其他一些变化。

结果是,复杂性将继续增加,但现在它会发生在多个方向。理解所有这些作品对彼此的影响是一个巨大的挑战,这是一个将继续成为先进包装继续普及代替平面扩展。

编者斯珀林对此报道亦有贡献。