未来的挑战对于高级包装

高级副总裁迈克尔•凯利包装开发和集成公司,坐下来与半导体工程讨论先进的包装和技术的挑战。以下是摘录的讨论。

SE:我们处在一个巨大的半导体需求周期。驱动是什么呢?

凯莉:如果你退一步,我们的行业一直是周期性的。然后,有一些无关的因素,例如Covid-19和在家工作的经济。帮助促成这些芯片短缺。此外,人工智能的技术,已经成为我们行业的一大推动力。它开始小。这只是一些语音识别所需的数据中心等等。现在,人工智能在几乎所有,哪怕只是一个嵌入式核心在一块硅更有效地帮助一个标准的GPU渲染某种形状与预测能力。可以是平凡的事,但它是无处不在的。关于人工智能的东西是它需要大量的计算资源,算法训练和推理,使得频谱的高性能要求。

SE:集成电路包装并不新鲜,但年前它在很大程度上是在后台。一个包简单的芯片封装和保护。最近,包装变得更加重要。改变了什么?

凯莉:包装已经存在了很长一段时间。它一直都是这个东西连接现实世界中,通过一个电路板,集成电路。你需要的信号从硅的东西人们可以使用它来创建产品。包是安装在电路板上。很长一段时间,有更多的发展半导体处理。你有新的晶体管和架构。你有新的方法,加强性能相同的晶体管或晶体管更好。已经50多年的故事。这就是关键技术为中心。它是在芯片。 Over time, more electrical functionality was built in and around the central processor. Then, it became very complicated. There were different voltage domains and transistor requirements. And then we hit a new juncture. To keep increasing the performance at a reasonable cost, you can’t just keep putting all of that functionality into what is going to be a relatively big chip in a cutting-edge node. The wafers are going to be expensive. You can increase your performance, but the cost is going to go up in a fashion that doesn’t justify the performance gains. So you need to come up with a better economic model to maintain that performance to cost ratio. One way is to pull the high-speed assets, like your processor cores, into the leading-edge nodes and keep the rest of the chips at other nodes. You can get the same performance by combining dies of mixed nodes in a package at the same or a lower cost. That required flexibility is influenced by the business market you’re talking about. For example, I can use a chiplet that I designed in 10 different products and recombine them in different ways at the package level. Then I won’t need to have a full-custom系统级芯片(SoC)为每一个产品的设计。包是小信封将各部分组合在一起,使这些异构结构更加强大。因此,你有一个更短的上市时间比如果你每次都做一个定制的设计。

SE:有什么其他问题吗?

凯莉:一些公司没有足够的设计师来设计一个自定义的所有市场的SoC。但是如果我设计chiplets,然后混搭不同的细分市场,这是一个更好的利用我的设计人才。包装是在这里的混合。如果你分解一个SoC,你需要在包级别re-aggregate IP块有一个功能齐全的产品。这是把包来做更多的事情。你需要保持综合细纹。你需要管理热余热或权力。你需要交付能力日益耗电设备。这是给包额外的要求。

SE:有什么大问题吗?

凯莉:功耗和用电是巨大的挑战。是打在包装行业,因为在包级别集成。不幸的是,硅产生很多浪费的热量。这不是热的效率。你需要转储热的地方。我们必须参与方式,在模具和包边。我们必须尽可能的高效热谁做热耗散的最终产品,无论是在电话或数据中心的水冷却器。我们必须提供多少实际电流到一个高性能的包也变得有趣了。权力是不会下降,但电压滑下来。提供相同的总功率或更多的权力,我们的电流上升。 Things like电迁移需要解决的问题。我们可能需要更多的电压转换和电压调整的方案。这样我们可以带来更高的电压到包,然后单独成较低的电压。这意味着我们不需要拖包总电流。所以权力触及我们以两种方式。热,但也有管理权力交付网络电。迫使更多的内容包,同时做你最好的热功耗。

SE:其他的挑战吗?

凯莉:我们开始看到很多异构集成设计。我们只是在顶端。随着我们迈入,跟上强度所需的最终产品也加快。你需要智能异构技术是如何投资。这样,你就可以覆盖尽可能多的应用程序。您还需要呆在曲线以上的技术,这样您就可以跟上和挑战你的竞争对手在这个积极的异构包装空间。

图1:2.5 d包的例子,高密度扇出(HDFO),包与桥梁和chiplets。资料来源:公司

SE:扇出包装是日益活跃。扇出的一个例子,DRAM模堆放在一个处理器在一个包中。扇出是什么包装和承诺什么呢?

凯莉:当你谈论扇出,它有助于把它分成两个部分。低密度扇出。然后,高密度扇出,这是一个更现代的创新集成多个模具或异构集成。低密度扇出已经存在了很长一段时间。它具有良好的电气性能。它往往有较低的层数。包也可以很薄。低密度扇出适合许多产品,特别是移动。然后就是我所说的高密度扇出。这包含相同的铜和电介质,但我们成像下来更好的几何图形的线条和空间。 It has multiple layers with tiny vias. High-density fan-out has become a contender for how to integrate small chiplets into bigger modules in this whole heterogeneous universe.

SE:扇出和其他包分配层(rdl)的微小的金属痕迹,电连接一个死到另一个包的一部分。rdl的线和空间维度是什么?

凯莉:如果你在谈论高密度扇出,2μm线和2μm空间是今天的甜点。铸造厂和OSATs 2μm-2μm所能达到的水平。一旦你去下面2μm-2μm或1.5μm - 1.5μm,你看着稍微不同的方式使痕迹。但这是基本上相同的电介质和铜。许多公司正在sub-1μm线/空间。这些几何图形将未来的路径。这涉及到什么产品需要。在接下来的几年中,2μm-2μm是很多产品的甜点。但随着球超越40μm,将会有增加更多的压力层和/或小行,空间,和通过。

SE:扇出包很容易死的转变和翘曲。这里发生了什么?

凯莉:在过去,压力在包装你的存在的克星。这是仍然存在。最大的挑战之一新单模拉和multi-die包是弯曲的。不幸的是,硅热膨胀系数约2。2 ppm的扩张每度,加热或冷却。所有的有机材料,我们用它周围10或更大。当他们在亲密接触彼此在一个包中,加热或冷却,你是膨胀和收缩不同,这取决于你在哪里在堆栈。这是让事情离开飞机。没有所谓的扁平封装。它有一些弯曲或弯曲。 It may not be visible to the eye, but it’s always there. And that adds stress, too. Warpage is something we have to manage. We have good tools for managing it these days. We have a much better materials selection than we did 10 years ago. It’s getting easier to manage warpage for a given size, but the sizes are increasing at the same time. So we are chasing after a moving target.

SE:扇出包现在合并高带宽内存(HBM)。在扇出有多少hbm可以合并吗?

凯莉:两个或四个hbm没有问题。当你大,你要担心翘曲。你需要担心移动压力模块。问题是,你能管理弯曲吗?你能管理的权力吗?你能把所有的调制器连接在一个球场,有道理吗?你能管理高电流和电迁移吗?当你变得更大,这不是一个线性增加的挑战。更多的是一个渐近的增加。

SE: 2.5 d呢?

凯莉:2.5 d是高端AI的支柱产品,特别是gpu。这是一个不断增长的市场。2.5 d是用于数据中心对他们采取zb的数据和运行算法来改进算法。当你手机上的语音识别效果更好,不是因为手机变得更好。这是因为这些高端,AI gpu可以处理更多的数据和算法更好。所有的培训发生在数据中心。

SE: 2.5 d / 3 d和其他包,有很多讨论十字线大小。这是什么意思?

凯莉:通常,当人们说分划板的大小,他们正在谈论半导体晶圆厂分划板的尺寸。当你谈论3或4 x分划板的大小包装,它是一个术语,插入器可能是多大。在2.5 d,你可以有两个或四个asic。六hbm相对主流。你可以看到八,也许10 hbm。它会最高。不只是你要多少hbm包,但它也是有多有效的方案。也许你最好服用巨人2.5 d包和把它在两个包。然后,你需要找到一个办法,看看所有的热能和电力管理系统的挑战。

和2.5 d SE:任何其他问题吗?

凯莉:他们是大的。的插入器本身就是一个技术含量相对较低的硅。它有物理路由。然后,如果它是一个大功率设备,你把那些插入器嵌入式电容器。帮助管理电压功率交付到芯片。插入器一直是有点挑战,因为找到一个源插入器是很困难的。和里面的插入器可用性铸造厂是有限的。你可以赚更多的钱比你可以插入器的制造5 nm芯片。经济上,它不是一个好的商业工厂。工厂想卖高端硅。问题是我们会从硅插入器和进入有机插入器HBM-based产品吗? They are more readily available in the supply chain. Or will we stay with silicon? The jury is still out. For a while, it’s going to be silicon. It’s reliable. It’s robust. These are long-lived products that end customers don’t necessarily want to mess with because they work.

SE:你想象2.5 d HBM3很快出来吗?

凯莉:尖端的人工智能的人已经在准备这些产品。

SE: chiplets放在哪里?

凯莉:对我来说,一个chiplet就是你拿一块、小零件的一个SoC和爆发的一些功能块,或收藏的功能块,最初是一个离散的SoC的一部分。然后,chiplets需要重新在包级别。

SE:我们已经看到一些公司使用die-to-die互联开发chiplet-like设计,对吧?

凯莉:这里有两个阵营。首先,有公司在这个竞争激烈的市场前沿。你有领导人喜欢AMD,英特尔和其他几个人。他们已经投入巨资在自己die-to-die chiplet总线接口。其中的一些是专有的。这些设计给他们一个竞争优势。他们不会告诉其他世界如何他们做chiplet接口。他们需要这一优势在这个竞争激烈的高性能市场。还有另外一个阵营。有很多的产品需要今天从作为SoC的地方迁移。 Maybe they are a year or several years from that. They also will need chiplets for the same reasons as the others. They need to manage costs in a time-to-market environment with limited engineering resources.

SE:另一阵营需要启用chiplets几种技术。例如,连接一个chiplet到另一个包,他们将需要die-to-die互联,对吧?

凯莉:有开源die-to-die技术从打开的特定于域的架构(ODSA)子项目。多家公司一起工作在这。这些技术是很有竞争力的,这意味着他们有足够的带宽来支持各种chiplet架构。他们足够灵活以支持好场地,或更大的球如果是MCM (multi-chip模块)。再一次,会有两层。顶层是开发自己的die-to-die接口,这大多是专有的。然后你会有一个不断增长的世界需求chiplets为自己的性能、成本和上市时间的原因。

SE:在未来,假设一个公司想要与一个OSAT开发chiplet使用这些接口的设计。这将如何上演?

凯莉:选择公共汽车,公共汽车资格和总线设计总是将驻留在ASIC或处理器设计社区。,假设如果一个商人交换足够开放,人们可以从存储源物理硅。然后,你需要原型建造的,所以你去一个OSAT。这可能是一个商业模式,在未来你能看到。但它是比这要复杂得多,因为它需要巨大的模拟能力,以确保事情会工作在您的设计阶段。现在我们的客户这样做,虽然我们已经看到一些客户来我们更全方位的电子验证的产品。这是一个缓慢增长的趋势。我提到了两层。当第二个层开始开发更多的产品,我们可能会看到更多的设计周期OSAT内移动。

SE:需要发生什么?

凯莉:我们认识到这些总线类型。我们需要了解作为一个OSAT就是包装技术要求连接起来,使其工作。通常可以归结为几个简单的事情——肿块大小、凹凸,线宽、通过,也许层数。所以我们需要了解这些公共汽车和它们如何影响包。在一天结束的时候,我们不做电气设计,但随着时间的推移我们将会看到更多的。从本质上讲,OSAT不会在乎XSR die-to-die接口,爱尔兰联合银行,或者其他,只要你提前开发需要什么。得到重要的包装需要一年或两年的进步的地方,准备好了。

SE:混合键呢?OSATs这样做吗?

凯莉:肯定。我们正在接近一个地方你可以买技术。一些投资和自己的发展,你可以到达那里。这不是一个巨大的技术障碍的OSAT去做。这取决于是一个有效的商业案例,将迫使一个OSAT进入业务。我们挖深理解技术。

SE:我认为OSATs喜欢公司会继续撞球场扩展吗?

凯莉:你当然可以推动你的音高。我们演示了sub-20μm音高die-to-die和die-to-wafer古典铜无铅疙瘩。如果你要低于20μm,或10μm和20μm介于两者之间,你需要搬到copper-to-copper混合动力车。管理的小块锡焊料上限小有自己的分布可用的焊接质量。在某种程度上,这些不会可靠。我们通常把客户需要去努力,也许更多一点。但介于20μm和10μm,客户将跳转到混合方法。它有很多优点。死之间的功率很低。电气信号路径是优秀的。

SE:包装行业需要新的突破吗?

凯莉:我希望有人发明一个更高CTE-based硅。这将帮助我们很多。如果我们有降低压力以及不同材料的ct接近彼此,我们会挑战我们今天在包装的一半。硅是复杂的。的混合物high-CTE low-CTE大部分硅金属和有机材料。这是一个非常不均匀的系统。你从这个散装硅片开始,然后你处理几乎所有的堆栈。这是机械更可预测。如果我们可以想出材料集CTE硅之间的差异缩小,然后更大的系统将更容易做。弯曲不会像挑战性。压力会降低。 Reliability will be better. And cost targets will be easier to meet.