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先进包装内部概览

JCET的CTO谈到了摩尔定律的放缓,以及对新包装方法和芯片的兴趣日益增长。

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的首席技术官Choon LeeJCET《半导体工程》(Semiconductor Engineering)专访了半导体市场、摩尔定律、芯片、扇出封装和制造问题。以下是那次讨论的节选。

SE:我们现在处于半导体周期的哪个阶段?

李:如果你看看2020年,整个半导体行业的增长率约为10%。然后,到2021年,预计将增长24%左右。这与新冠疫情有关。每个人都在购买各种类型的系统来相互连接。但如果你看看2022年,它看起来像个位数的数字。不过,就半导体的复合年增长率(CAGR)而言,它看起来很稳定。只是2021年真的很特别。我没有考虑其他参数,如通货膨胀或其他因素。如果你看看纯半导体市场,看起来还不错。

SE:芯片市场的一些主要驱动因素是什么?

李:汽车行业是驱动力之一。尽管这里存在芯片短缺,但汽车行业仍在增长。其次,电动汽车、自动驾驶等正在推动增长。一段时间以来,汽车行业一直关注安全问题。汽车上有安全相关的功能,比如传感器ADAS.这是汽车行业的一大驱动力。许多汽车的电子设备价格在每辆600美元左右。从这里开始上升。汽车中的电子产品将会增加。然后,对于5g相关的应用程序,您有车对车或车对车(V2V)通信。这推动了高端信息娱乐市场的发展。这项技术仍处于早期阶段。每个汽车制造商都在关注这一点。

SE:还有什么在推动半导体市场,这对封装有什么影响?

李:另一个驱动因素是人工智能。人工智能涉及高性能计算(HPC)。我们看到有很多的需求倒装芯片BGA,与AI或HPC应用程序相关联。这还包括2.5 d3 d,或高密度扇出.云是人工智能的一个巨大市场。数据中心的采用率在不断提高。数据中心也在提高效率,降低运营成本。数据量正以惊人的速度增长。

SE: 5G呢?

李:在通信领域,确实存在这种情况5克.但5G尚未进入成熟阶段。它仍处于早期阶段。受新冠疫情影响,一些国家推迟或放慢了5G基础设施建设。明年,许多企业将专注于建设5G基础设施。每家手机制造商都在认真考虑在智能手机中加入5G内容。对于OSAT市场来说,5G是一个巨大的驱动力。我们一直在扩大我们的产能,并为5G需求准备好基础设施,特别是为system-in-package(SiP)。在5G中,你也有AiP,或封装天线,作为封装中的新功能。

SE:你如何看待摩尔定律?

李:摩尔定律顾名思义,这意味着芯片密度每两年翻一番。但这种情况已经不再发生了。它在减速。但我们可以从另一个角度来看待这个问题。我们听说每个节点的性能都提高了40%。但就其最初的定义而言,摩尔定律并没有真正赶上来。它并不是真的死了。它正在减速。

SE:与此同时,老式技术也在蓬勃发展。在老的200mm晶圆厂的成熟节点上,对芯片的需求是巨大的,对吗?

李:这是惊人的。即使在osat中,8英寸晶圆级的需求也是巨大的。在某些情况下,它比12英寸还大。这是工业转型的一种变化。正如我们讨论过的,汽车是一个很大的驱动力。然后,我们有工业物联网.即使在汽车行业,对模拟设备的需求也是巨大的。当涉及到电动汽车等技术时,电力正变得越来越重要。

SE: IC封装并不新鲜,但几年前它主要是在后台。给定的IC包只是简单地封装和保护芯片。然而,最近包装在所有行业中都变得越来越重要。改变了什么?

李:智能手机市场推动了最初的一些变化。从某种意义上说,智能手机中嵌入了更多的功能。如果你看看3G、4G和5G的演变,智能手机在同一个主板区域包含了更多的芯片。这促使一切朝着sip类型的格式发展。随着3G到4G、4G到5G的演进,x、y和z形状因素成为智能手机的关键参数。另一个驱动因素是高性能计算领域。然后,根据(台积电的)信息,RDL技术成为先进包装中包装格式的基准。

SE:小芯片是一个热门话题,因为它们允许你从模块化的模具菜单中进行选择。你看到了什么?

李:每个人都在谈论chiplets.甚至在芯片出现之前,人们就在想,‘我希望有一个不同的、功能齐全的、类似于封装的SoC,而不是传统的单片SoC。这是影响包装的另一个变化。从某种意义上说,这种高级封装或高级产品需要高密度互连。因此,在这种情况下,封装本身不再只是封装中的单个芯片。在更高级的封装中,你必须考虑布局、与芯片和封装的交互,以及如何路由这些层。这些正在成为设备制造商在设计自己的芯片时需要考虑的一些基本参数。小芯片已经上市了。这个概念来自idm或设备制造商。他们将包装视为产品性能和产品发布的一部分。

SE:你如何看待这一趋势?

李:从系统的角度来看,芯片是一种多模结构。从OSAT的角度来看,问题是如何真正优化布局以获得包中的最佳性能或最大性能。在某些方面,芯片的定义是由设备制造商推动的。设备开发人员设想了打破SoC的想法。模拟会在一个节点上。然后,你可能有16/14纳米/7纳米IP。论点是你可以得到更好的晶圆产量和节省资金。他们正在考虑如何从单片SoC设计中分离出离散的功能。现在AMD在芯片中非常活跃。他们正在与台积电合作开发SoIC。 They have already implemented this architecture and made improvements to the performance. AMD has fully utilized this advanced packaging concept.

SE: 2015年,JCET收购了STATS ChipPAC。JCET在全球范围内提供广泛的包装和组装服务。接下来会发生什么?

李:我们有一个扩张计划。JCET管理层已经批准了未来几年相当大的资本支出,我们已经为扩大产能做好了准备。作为OSAT市场的领导者,我们依靠在技术和制造能力上的持续投资。

SE:我们已经看到几家代工厂扩大了他们的包装力度,比如英特尔、台积电和三星。有什么想法吗?

李:在许多方面,晶圆代工厂更专注于先进的封装格式,比如台积电的SoIC。这是一个代工前端流程。我们希望专注于我们自己的能力。晶圆级扇出封装就是一个例子。我们正在研制高性能、良率高的2μm x 2μm。

SE:让我们来谈谈不同的包装类型。钢丝键合呢?这仍然是一个大生意,对吧?

李:就半导体的单元数量而言,线键合大约占80%。看一看电线键合技术的发展。在我们的工厂里,我们每包处理大约2500根电线。电线连接的一个因素是成本。另一个是可靠性。基于引线框架或LGA的包价格低廉。它是一个两层的有机底物。但这是一个巨大的单位数。我们花了很多钱来扩大这里的产能。

SE:扇出包装越来越流行,JCET对这种方法并不陌生。该公司在嵌入式晶圆级球栅阵列(eWLB)方面有着悠久的历史,对吗?

李:JCET新加坡分公司是早期进入eWLB的公司之一。他们从一开始就获得了英飞凌的许可,创建了eWLB。但“扇形扩散”是一个分散的市场。我们正在尝试进入不同的市场领域。它非常适合低产量、高组合的市场,但就性能而言,它仍然很有价值。它的x、y和z形状因数有一些优点。现在,我们看到了eWLB的增长。这是扇出的低端。

SE: JCET最近凭借一项名为XDFOI的技术进入了高密度扇出市场。那是怎么回事?

李:JCET最近宣布了与XDFOI的合作计划。这基本上是一种芯片最后、rdf优先、高密度的扇出技术。我们正在开发2μm线和空间的RDLs。相比之下,eWLB是10μm/15μm线和空间。我们正在进入高密度的扇出市场,为客户提供新的选择。许多人看到了使用无硅插入物的扇出技术的价值主张。因此,我们计划从JCET举办一个高端的扇出活动。

SE:有几家公司提供高密度扇出,可以支持高带宽内存(HBM)和其他复杂设备。你们对技术的兴趣水平是多少?

李:当然,我们有客户为我们的高密度风扇与不同的内存配置。

SE:高密度空间中的线/空间几何走向何方?

李:目前,4μm × 4μm用于大批量生产(HVM), 2μm × 2μm正在向HVM转移。在分辨率方面,步进器可以处理1μm x 1μm。但挑战在于如何实现产量。没有收益,就没有任何价值。我们的重点是实现高产量。通过四层RDL和2μm线和空间,高产率可转换为99%以上。

SE:你的光刻流程是使用传统步进还是直接写入?

李:我们使用传统的步进。我们正在使用先进的系统。我们可以做2μm x 2μm。

SE:扇出的最大挑战是模移和翘曲,对吧?

李:模移不是2μm x 2μm的主要问题。当你向下看这些细线和空间时,粒子是这个过程中的杀手。粒子是最大的挑战。

SE:当然,这意味着你需要更多的检查工具?

李:完全正确。在正常的rls(如10μm线、10μm间距)下,咬边为1μm。如果你有2μm的线和空间,下切是一个很大的挑战。当你比较10μm x 10μm和2μm x 2μm时,这是一个完全不同的挑战。所以你需要非常谨慎地微调这个过程。

SE:你对面板层面的扇出有什么看法?

李:四五年前,我非常悲观。问题是在面板格式方面没有标准。当时,设备出了问题。他还不够成熟。今天的驱动力是什么?面板级加工的动机是与晶圆级相比的成本。我不是在谈论市场本身,或者哪些客户会采用它。从成本的角度来看,12英寸的生产线已经贬值了。如果你想开始一个面板线,你必须考虑折旧。这是一个问题。 Then, whenever you have a new device, you need to undergo a full qualification process on panel. It’s a different qualification process from a wafer-level one. In one conference, I made the comparison between wafer-level versus panel-level. Take a codec-like chip at 7μm x 7μm, for example. Let’s say smartphone sales are roughly 1.4 billion. You need 1.4 billion units of this package for each phone as one example. Then, you might have a facility with 20,000 panels per month. Even a 10,000 square meter panel can handle 1.4 billion units.

SE:对杂化键有什么想法吗?

李:我们在路线图上有混合键。这和凹凸音调有关。索尼一直在使用混合键合。索尼在CMOS图像传感器方面已经做了很长时间了。现在,所有人都在研究杂化键。它可以实现高密度的模对模连接。基本上就是铜对铜键。在混合键合中,你没有延伸铜凸点,它由铜上的锡银帽组成。只是铜对铜。这是一种不同的晶圆到晶圆键合的互连过程。

SE:在今天的先进封装中,芯片是使用铜微凸点进行堆叠和粘合的。最先进的微凸点间距为40μm,相当于20μm到25μm的凸点尺寸,模具上相邻凸点之间的间距为15μm。该行业正在研究超过40μm的更细间距,以实现更多的I/ o。这里发生了什么?

李:目前HVM常用的凸距为40μm。对于10μm,我们正在努力。我们正试图在这里建立我们的工程数据。如果客户想要为他们自己的设备降低到10μm间距,涉及到模对模连接,我们将能够处理这个问题。但当它的音高小于1μm时,这就是挑战所在。这是一个类似铸造厂的过程。一般来说,osat的能力下降到10μm,可能超过这个间距。

SE:你是在考虑热压键合吗?

李:不。实际上,我们正在使用激光辅助键合(LAB)。激光辅助键合技术将激光束照射到凹凸尖端为Sn或SnAg的芯片上。LAB用于将它们连接到衬底上。与热压相比,这提供了更高的UPH(单位每小时)和更健壮的互连。它提供的残余应力比MR(质量回流)小得多。

SE:最后,在市场上是什么让你夜不能寐?

李:在某些情况下,包装技术在能力方面经常与代工厂重叠,使得在OSAT环境中,在资本支出投资和投资回报率方面的业务情况更加动态,以及拥有具有自动化的专用制造基础设施。

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