模式问题堆积起来

芯片制造商增加16 nm / 14 nm finFET过程,与10 nm和7海里现在进入早期生产。但在10纳米,芯片制造商正面临着一系列新的问题。

而萎缩的特征尺寸的设备到10纳米,7海里,5海里,也许除了使用当前和未来可能的工厂设备,似乎没有一个简单的方法来解决边缘位置误差(EPE)问题。

EPE的区别主要是集成电路布局的目的和打印功能。它涉及到模式小特性的精确位置。例如,一个特性可能是一条线,这条线左、右边缘。但在一个设备,线和边缘必须精确和放置在准确的位置。然后,接触可能落在这条线的设备。如果这些不精确和准确,导致错位,或一个EPE。如果一个或多个EPE问题出现在生产流程,设备须短裤或可怜的收益率,这可能导致整个芯片失败。

”这就是盖茨摩尔定律,”Richard聪明,说技术董事总经理林的研究。“这不是这么多是否可以收缩特性。你总是可以缩小特征尺寸。真正的挑战是把东西放在他们属于可变性。EPE吃到我们的预算变化。”

不管工厂使用光学光刻工具与多个模式,极端紫外线(EUV)光刻或其他技术类型。总体目标是将特征在正确的地方,并避免ep。这个模式的所有部分设备。

EPE听起来微不足道,但每个节点的挑战不断升级和堆积。问题是工厂造成的一系列问题。

“这基本上包括边缘的精度特性”说Regina释放,高级产品营销模式技术主管应用材料。“这就变得很重要,当你开始互相对齐多个层。缩小了很多。但是我们的特性误差预算总额上升,因为我们增加了很多流程步骤。所以,我们得到扩展的困难,因为我们无法确切位置的特性我们希望他们了。”

它仍然是可能的模式特征的地方高级节点,但是这个过程变得更加昂贵和困难。的误差降至个位数纳米angstrom-level公差。不用说,这个行业需要密切关注EPE和背后的问题可能的解决方案。

EPE是什么?
近二十年前,石版家设计了一个术语叫边缘位置错误,涉及许多神秘的图案和计量的概念。但这个话题开始加热在22 nm / 20 nm逻辑节点,当芯片制造商从单个到多个模式技术的工厂。

模式的一个关键部分的IC制造流程。在模式中,光刻扫描仪使光在晶圆片的选择地方,创建微型模式或特征组成的设备。多年来,光刻工具供应商开发了光源的波长较短,进而可以打印小功能。

今天,芯片制造商使用波长193纳米光刻印刷特性在一个晶片。事实上,193纳米光刻技术达到限制在80 nm音高或40海里半个球场。

延长193纳米光刻技术在20 nm,芯片制造商从单一模式搬到多个模式。单一的模式是一个相对简单的和成熟的过程。“单一模式的创建模式在电影通过使用单个光刻曝光,”哈里·莱文森说,高级研究员和高级技术研究主任GlobalFoundries。

在多个模式,“原来面具形状分成两个或两个以上的面具,”David Abercrombie说项目经理高级物理验证方法导师图形。“每个面具都是单独印刷,最终成像整个组原本的形状到晶圆上。”

多个模式使行业扩展集成电路扩展,但它也增加了复杂性。28纳米设备有40到50掩模层。相比之下,一个14 nm / 10 nm设备有60层,与7海里预计会猛增到80到85。5 nm 100层。

最重要的是,该设备已经从平面类3 d finFET结构从22纳米,此举工厂带来了一些新的和困难的挑战,即模式。“事实是,当你看着一个设备,真正重要的是你如何排队一个边缘相对于另一个,”Michael Lercel说ASML产品营销主管。“举个例子,当你想到一个通过降落在一条线,这是一个问题的边缘的土地。”

挑战:设备功能,如线条、接触和通过,在每个节点变得更小。每个特性及其边缘必须精确和放置在每一层上的确切位置。他们必须准确、正确与其他层。

但如果特性不精确,设备的关键维度(CDs)偏差。如果各层的功能是不准确和一致的,它会导致所谓的叠加误差。基本上,覆盖pattern-to-pattern设备上的各层之间的对齐。

在平面和单模式时代,石版家主要是担心两个metrics-CD一致性和覆盖的错误。确定这些指标,芯片制造商可能使用CD-SEM和/或一个光学测量工具测量特性的cd。一个单独的覆盖计量工具将测量叠加。然后,你把这两个分开measurements-CD一致性和overlay-combine他们加起来,结果在图表示一个数值EPE或EPE预算。

图1:缩小尺寸加剧EPE问题。来源:ASML

但在先进的节点,它更复杂。一般来说,EPE分为两个categories-global和当地的影响,根据奥弗·亚当,全球产品经理和技术人员的成员在应用材料,在IEDM演讲。

当地EPE问题是由放置生产流程中的错误引起的。与此同时,全球EPE是由以下issues-CD一致性;intra-layer覆盖;层叠加;和直线边缘粗糙度(l) /线宽粗糙度(轻水反应堆),根据阿丹。

所以简单来说,EPE等于这些factors-CD均匀性的结合,覆盖(intra-layer和层)和l。如果这还不够,你还添加工厂变化和随机变化方程。

其中,l /轻水反应堆越来越成问题。在模式过程中,不光滑的特性。这是有时被称为模式粗糙度或l和轻水反应堆。l本身描述了变异量的边缘特征。

与EUV l是一个大问题。问题涉及之间的交互EUV扫描仪和抗拒。的相互作用导致随机变化或推断统计学。

什么导致了EPE吗?此前,EPE主要是lithography-based叠加造成的错误和其他问题。高级节点,尽管,EPE是由光刻技术以及process-induced问题引起的。换句话说,如果不是全部,fab工具的流动会导致EPE,很难找到确切的问题。

EPE也难以衡量。为当地和全球EPE影响,芯片制造商必须采取更复杂的测量。“当设备简单,主要是二维的,可以分析单个层的CD或单独覆盖性能。你可以把EPE问题归纳为单一指标水平,”首席技术官David炸说Coventor。

“现在,尤其是在多模式和复杂的设备,你不能把个人层一样简单了,”弗里德说。“你不能仅仅考虑CD一致性或覆盖层登记错误的个人为了指定实际的结构行为的技术。”

所有的这些礼物更头痛的工厂。“困难就大涨了,”GlobalFoundries莱文森说。“你有多个贡献叠加。我们解决问题的方式是,我们把每一个他们,提高他们一点。这意味着一个更好的数字在一天结束的时候。问题是,我们现在要求改善这个数从5埃4埃。你所做的只是想措施,成功是一个巨大的挑战。”

例如,在一个给定的部分设计40 nm,可能有6个小行之间的空间。每一行可能有一个宽度20海里。行之间的间距是40 nm。在这些方面,你必须和调整不同的特性,如联系人,通过和其他线路,在确切的地方。

和在每个节点的误差越来越小。通常,EPE预算大约是四分之一的距给定的特征尺寸。例如,一个40 nm特性有一个10 nm EPE预算。今天,特征尺寸20 nm及以下,这意味着EPE预算只有5 nm或较小的一层。此外,行业必须减少EPE 30%达到5 nm节点,根据一些专家。

在工厂
那么,芯片制造商如何解决EPE问题?每个芯片制造商有一个流程流和控制EPE,两者都是专有的和严格保守的秘密。

一位专家提出了一个假设的流的工厂。“首先,你必须测量和控制EPE尽可能最好的,”格雷格·麦金太尔说:先进模式部门主任IMEC。“有几个不同的解决方案。他们正试图找到方法来获取信息从不同的来源。然后,你把信息计算引擎。它告诉你如何调优的旋钮在你的工具。”

一般来说,与今天的finFET技术,生产过程始于模式。在多模式流,芯片制造商实现一个两步过程线和削减。

首先,细小的线条图案的一层设备。为此,芯片制造商使用技术自对准双模式/四模式(SADP / SAQP)。SADP / SAQP使用光刻一步和额外的沉积和蚀刻步骤。然后切成线错综复杂的模式。对于削减,芯片制造商使用SADP / SAQP,双模式或三重模式。双模式有时被称为litho-etch-litho-etch (乐乐)。三重模式涉及LELELE。

在这些过程中,有时表面问题。“如果你SADP或SAQP,有很多沉积和蚀刻步骤。他们导致各种问题,比如l,步行和当地基督教民主联盟的变化,”应用的释放说。“它的一部分是平。它是沉积的一部分。它的一部分是腐蚀。这是成为一个复杂的方程来解决。”

图2:SADP金属过程中垫片是介质。来源:导师图形。

有无数的例子,潜在的问题。例如,这个过程可以导致一个可怜的侧壁结构。“在现实中,大部分的我们今天使用的材料生产,间隔改变心轴剖面的沉积。我们看到氧化压力的影响材料的相互作用对芯棒的边缘。在芯棒表面损伤导致轮廓的变化,”她说。

幸运的是,有一些问题,解决方案,它涉及到新的和传统的工具。例如,在传统的蚀刻工具,离子轰击表面来删除不需要的材料表面。腐蚀装置有各种“旋钮”,可以调整或控制流程。

需要结合技术解决EPE。”之类的芯棒和间隔配置文件,这是一个结合使用正确的材料,”林的智慧说。“一些材料比其他人更难以得到一个完美的形象。co-optimize是很重要的,与你的腐蚀过程。如果你理解化学腐蚀过程,您可以优化您的材料使。”

另一个解决方案是下一代蚀刻技术称为原子层腐蚀(啤酒)。与传统蚀刻工具,去除材料在连续的基础上,啤酒将选择性地、准确地去除目标材料在原子尺度。“你有相当复杂的结构。和你也有结构与周围各种各样的材料,”战略和营销的副总裁Uday Mitra说腐蚀和模式应用材料。啤酒,你把你想要删除的材料没有伤害。”

啤酒是用于越来越多的应用程序在整个模式的过程。例如,蚀刻副产品可以积累的胎侧设备,导致不必要的micro-loading效果。“我们认为啤酒是finFETS制造高纵横比的关键,部分原因是减少或消除micro-loading,”杨说,全球产品集团的首席技术官林研究。“它帮助解决micro-loading-one腐蚀的最具挑战性的问题,同时大大减少过程复杂性允许独立优化每一步。”

调整扫描仪上的旋钮,腐蚀装置和其他工具只是控制EPE的一些方法。此外,该行业也在研究沉积的未来版本称为选择性沉积。结合小说化学和原子层沉积(ALD),选择性沉积是一个沉淀的过程材料和电影的地方。

在一个简单的例子,一个微小的金属条是两行之间有选择性地沉积在设备上。实际上,线条之间的金属条作为指导,防止偏差的模式。

这听起来简单,但这是一个艰巨的任务。几家公司正在研究这项技术,但它仍在研发和预计不会直到5 nm左右。

另一个巨大的希望是EUV光刻。EUV还没有在生产,但是它正在取得进展。ASML正准备最新的EUV scanner-the NXE: 3400 b。最初,工具会附带一个140瓦的来源,使吞吐量100片/小时(wph)。一个210瓦的来源是在发展,使125 wph。

EUV承诺简化生产流程。与光学光刻技术,例如,在三重模式”有不同的装饰物,三种不同的人口和三种不同的CD千篇一律,“ASML Lercel说。“我们现在基本上控制变量的三倍。然后你开始思考如何满足我的设备性能预算。”

理论上,EUV减少了面具总数60层或以下,而80年至85年在7海里。“EUV使得它相当简单的从过程控制的角度和控制EPE,“Lercel说。

然而,EUV并不能解决一切。“你还需要良好的覆盖,CD一致性和OPC EPE,即使EUV,”他说。

与EUV开始出现其他问题,包括一个大problem-LER。当然,还有其他问题EUV,如电源、抵制和面具的基础设施。

还有其他EPE解决方案。在最近的演讲中,此人Sekiguchi,副总裁和总经理的先进的半导体技术部门在东京电子有限公司(电话),列出几种方式控制或解决EPE:

•插入EUV光刻减少叠加照片和错误的数量。
•增加或更加重视过程控制来优化EPE预算。
•开发自动对准解决覆盖问题。

这是冰山的一角。“组合单元过程和智能集成的发展模式的关键,“Sekiguchi说。“跨域协作是至关重要的在提供进一步支持扩展创新。”

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