虽然集成电路包装行业括号增长放缓,2019年先进包装仍然是一个亮点。
集成电路包装行业面临增长放缓,如果没有不确定性,在2019年,尽管先进的包装在市场上仍然是一个亮点。
一般来说,集成电路包装房子看到强劲的需求在2018年的第一部分,但市场今年下半年冷却由于经济放缓在内存中。展望未来,IC越慢包装市场预计将扩展到2019年的第一部分,虽然业务可能下半年。当然,这取决于OEM需求,芯片增长和地缘政治因素。
美国和中国之间的贸易紧张关系有导致一些包装房子减缓他们对中国的投资。但这些贸易问题是流体。目前还不清楚什么影响提出了来自中国和美国的关税将对半导体行业。
这不是所有的凄惨。先进的包装持续升温,尤其是方法等2.5 d,3 d,扇出和system-in-package(SIP)。此外,新的包装技术chiplets和panel-level扇出正在显现。
总的来说,先进的包装是在半导体市场发挥更大作用。今天,更少的设备制造商可以规模和迁移到高级节点10 nm / 7海里,由于集成电路设计成本飙升。另一种方法得到的许多好处扩展是通过移动异构集成,将多个芯片在一个先进的包。
总之,先进的包装是增长速度快于整体包装市场,但这不足以抵消预计放缓业务。在整个集成电路包装市场,“我们预计2019年放缓,”Santosh Kumar说,首席分析师Yole开发署。“这是在2019年。”
2019年,集成电路包装市场,包括所有技术,预计将达到680亿美元的收入,比2018年增长3.5%,根据Yole。相比之下,集成电路包装市场预计将在2018年增长5.9%,根据Yole。与此同时,“先进包装预计将在2019年增长4.3%,为2.8%,传统/商品包装相比,”Kumar表示。
集成电路包装单位增长也是一个大杂烩。2019年日历”包装市场的前景是积极与增加5%至10%的预期,单位增长,尽管速度稍微放缓与过去两年相比,”范德维尔说Pieter这个理事会部门的总经理KLA-Tencor。
图1:先进包装收入预测的平台。(来源:Yole)
包装景观
一般来说,三种类型的实体开发芯片packages-integrated设备制造商(IDMs)铸造厂,外包半导体组装和测试(OSAT)供应商。
许多IDMs制定自己的IC产品包。然后,等一些铸造厂英特尔,三星和台积电,为客户提供芯片封装服务。然而,大多数铸造厂不开发IC包。相反,他们的手OSATs包装要求。
OSATs商人供应商。在最近的一次统计,有超过100种不同的OSATs市场。几个OSATs很大,但大多数是小到中型的球员。
OSAT行业稳定多年的整合。最后一个合并发生在2018年,当先进的半导体技术(ASE),世界上最大的OSAT收购Siliconware精密工业(官方),第四大OSAT。
然而,包装是一项艰难的工作。客户希望OSATs削减包装价格以每年2%到5%。然而OSATs必须保持他们的研发和资本支出预算保持领先的技术曲线。
包装的房子也必须面对乱七八糟的商业周期。通常包装的增长率反映半导体市场的状态。
在经济放缓在内存中,半导体市场在2019年预计将达到4900亿美元,比2018年增长2.6%,据世界半导体贸易统计(wst)组。相比之下,2018年增长15.9%,根据wst。
根据不同预测,领先的铸造业务有增长的趋势在2019年,但记忆前景喜忧参半。“尽管内存价格下降,与去年同期相比,仍有增长,”道格Anberg说,副总裁在Veeco高级光刻应用程序。“尽管全球三大内存IDMs拥有一些资本支出调整,他们将继续推出新技术和新产品,但比最初计划以较慢的跳板。”
与此同时,包装市场正在发生变化。多年来,智能手机是包装的关键驱动因素。现在有许多市场将燃料的增长。
“人工智能将继续是一个主要推动力。预计AI显著的继续投资,”Anberg说。“在云服务器/行业,大数据需求需要更多的处理能力和内存随着行业朝着更高的带宽5克平台,推动硅衬底上插入器和扇出的解决方案。”
还有其他的市场驱动。“我们预计,包装市场将继续专注于各种各样的领域之外的手机市场,包括汽车电子、5 g,人工智能,机器学习,“KLA-Tencor”说。“汽车部门,包装质量要求继续增加;因此,我们预计汽车包装线设备投资升级。”
一些技术仍然出现。“人工智能是一个大的司机。物联网是另一个司机。这些作品将推动商业和商业机会前进速度非常快,”特里·布鲁尔说,总裁兼首席执行官布鲁尔科学。“我们将有自动驾驶和自我修正的汽车。这些都是来了,但我们没有。”
然后,一些市场,大司机包装,倒在路边,即cryptocurrency。
同时,仍然被认为是中国和美国之间的贸易问题将如何影响市场。“的主题之一似乎是每个人的思想是关税的影响,美国和中国之间的贸易紧张关系,“Joanne Itow说,制造业部门董事总经理Semico研究。“伙伴关系、采购和库存水平都影响水平的不确定性增加,我们已经看到公司制定应急计划的场景。”
Wirebond,倒装芯片市场
多年来,与此同时,行业开发了大量的包装类型。包装市场的一个方法是通过互连类型,其中包括以下technologies-wirebond,倒装芯片,wafer-level包装和在矽通过(tsv)。
今天,大约75%到80%的所有IC包使用一个年长的互连方案称为线结合,根据TechSearch。从晶圆开始的角度来看,然而,打金线包装的速度增长只有2.7%从2016年到2021年,根据Prismark。
发达国家早在1950年代,一个引线接合器类似于高科技缝纫机针一个芯片使用细小的电线连接到另一个芯片或衬底。线焊接用于低成本遗留包,中档包和记忆堆积而死。
在2017年底,产能利用率为wirebonding包装房子都满负荷运行。相比之下,由于IC放缓,wirebond利用率降至70%至80%范围在2018年第四季度或更低。
缓慢的商业环境将扩展到2019年的第一部分。但在2019年年中或更早,业务可能回升。
“我们认为贸易紧张不会变得更糟。如果贸易紧张不会变得更糟,我们预计第一季度稳定”,日文称为Fusen陈的企业说,总裁兼首席执行官Kulicke &本,在最近的一次电话会议。“希望推迟投资可以变成一个坡道。下半年的财政年度,我们期待一个斜坡。也许它将开始超越3月季度。”
与此同时,一些变化发生在丝焊段。在一些产品,动态随机存取记忆体死都堆在一个包和使用线焊连接技术。现在,DRAM厂商从丝焊迁移到倒装芯片包装作为一种手段来提高I / O密度。
反过来,这将推动增长的先进包装在内存中。“高端内存解决方案正高级包装。采用堆叠DRAM的tsv始于2015年高带宽内存(HBM)和dimm Veeco Anberg说。“移动DRAM是倒装芯片包装转换。倒装芯片业务内存包装预计将增加在2022年市场总额的13%,产生新的机会铜柱、芯片级包装,TSV和扇出包装。”
扇出,2.5 d和chiplets
打金线和倒装芯片相比,扇出增长速度。基于晶片开始,扇出预计将以24.6%的速度增长从2016年到2021年,根据Prismark。
从收入的角度来看,扇出市场预计将在2018年和2023年增长20%,达到23亿美元,到2023年,根据Yole。“扇出包装仍然是一个健康发展的市场以每年19%的增长从2018年到2019年的收入,“说Favier嘘,Yole分析师。
扇出和相关技术,扇入,落在一个类别称为wafer-level包装巨头()。巨头的死是打包在一个晶片。
扇入和扇出需要一个插入器像2.5 d / 3 d,但是这两个巨头类型是不同的。一个区别是两种包装类型将重新分配层(rdl)。rdl铜金属连接线路或痕迹,电连接包的一部分到另一个地方。rdl由线和空间测量,指的宽度和间距金属痕迹。
扇入,RDL痕迹路由向内。在扇出,rdl出入口进行路由,使薄包更多的I / o。
扇出是由智能手机和其他产品。台积电的信息技术,扇出的最显著的例子,用于苹果最新的iphone。
“尽管许多分析师预测移动设备增长在2019年将持平,巨头的内容将继续增长由于增加处理能力需求再加上日益增长的内存需求,“Veeco Anberg说。
其他人也同意。“移动仍然是一个主要增长动力低密度和高密度扇出,”约翰·亨特说,高级主管ASE的工程。“汽车将开始回升势头,随着扇出资格等级1和2。和服务器应用程序看到的高端市场的增长。”
一般来说,扇出是划分为两大categories-standard密度和高密度。高密度扇出有500多个I / o少于8μm线/空间。公司,ASE和台积电卖高密度扇出,面向智能手机和服务器。
标准密度扇出被定义为一个包少于500 I / Os和大于8μm线/空间。
最初的扇出科技植入wafer-level球形阵列(eWLB)——归类为一个标准的扇出包的类型。今天,日月光半导体公司和JCET /统计销售eWLB包。
竞争正在升温。ASE和十增加m,标准密度扇出直线与eWLB竞争。“才会执行得更好比eWLB reliability-wise wafer-level芯片大小包装,“日月光半导体的亨特说。“我们的一些才会扇出。一些是扇入。wafer-level CSP的替代者,因为它有六面保护。所以,它执行显著更好。”
图2 m与eWLB。(来源:日月光半导体)
传统上,标准密度扇出被用于移动和消费应用程序。扇出进入汽车,现在已经由商品包装。
扇出正朝着一些但不是全部。“我看不出在激光雷达,但我看到雷达。对于汽车来说,主要是娱乐。我看到一个走向级别0。在引擎盖下,这需要一些时间。但eWLB 1级,已经是合格的。不仅仅是一个死而是两个死,”杰西塔阿曼Lim说,副主任JCET /新科金朋。
其他类型的扇出正在显现。经过多年的研发,panel-level扇出包装在市场上开始加大。“三星已经开始HVM扇出的面板。PTI和棉结目前少量生产,明年将开始HVM各种产品。到2019年底,日月光半导体/十也许会开始HVM FO的面板。总体而言,我们看到更高的面板FO采用和更多的业务在2019年,与2018年相比,“Yole Kumar说。
今天的扇出技术涉及包装死在一个圆晶片格式在200毫米或300毫米晶圆尺寸。处理在panel-level扇出,包在一个大广场。这每个基质增加模具的数量,降低了制造成本。
图3:比较数量的死暴露在300毫米晶圆片上的死亡数量。(来源:新科金朋,鲁道夫)
Panel-level包装有一些挑战。“我们相信(繁体)扇出将更广泛地采用,尤其是像移动应用程序,形式因素是至关重要的,”KLA-Tencor”说。“面板扇出包装技术将进一步采用,虽然不是一蹴而就。重大工程需要启用高产生产。和标准化的面板的大小和处理是必需的。”
与此同时,多年来,该行业已经航运2.5 d技术。在2.5 d,死亡堆积在一个插入器,包含在矽通过(tsv)。插入器充当芯片和董事会之间的桥梁。
“2.5 d使互连密度增加一个数量级。你试图解决的是内存带宽和延迟。的插入器的目的很细线和空间,”大卫·麦肯说包装研发和运营的副总裁GlobalFoundries。
2.5 d / 3 d技术,相对昂贵,限制市场高端应用网络和服务器。
与此同时,Chiplets也正在出现。chiplets,构建系统像乐高玩具。的想法是,你有一个菜单模块芯片,或者chiplets,在图书馆。然后,你在一个包并连接组装chiplets用die-to-die互连方案。
政府机构、行业组织和个别企业开始团结在各种chiplet模型。
因此,动量是chiplets建筑。“这将加快创新只因为你设计的一部分。这是司机在IP房屋和IP业务。你抓住一个IP从这里,另一个。但这遇到了问题在哪里一起把这些IPs。一部分是艰苦的,”阿明Shokrollahi说,首席执行官Kandou总线。
Chiplets需要一些时间才成为主流。“有几个问题需要克服,如标准成本,检测和供应链,”据Yole库马尔。
Chiplets 2.5 d,扇出和其他技术方法将多个死在一个包中。和之前一样,这个行业希望利用这些方案作为替代传统芯片扩展。
在包装中,特征尺寸规模更大,但你仍然可以规模设备通过减少包的某些部分,比如bump音高和rdl。
这和其他应用,multi-die包装或异构集成也在迎头赶上。“我们预计采用先进的包装解决方案继续对逻辑和内存设备,“说野生动物资源董事总经理林的研究。“使用异构集成作为一个关键的推动者也应该加快公司采用先进包装解决方案来满足他们的未来产品需求。”
可以肯定的是,先进的包装是在几个不同的方向移动,它给客户新选项。但是可能会有太多的选项放在桌子上。问题是包装类型将坚持,哪些将成为利基市场。随着时间的推移,一些可能会半途而废。
相关故事:
|
|
|
|
|
|
|
|
|
|
留下一个回复