晶体管和芯片的下一步是什么

Imec CMOS技术高级副总裁Sri Samavedam接受了《半导体工程》杂志的采访，讨论了finFET缩放、栅极全能晶体管、互连、封装、芯片和3D soc。以下是那次讨论的节选。

SE:半导体技术路线图正朝着几个不同的方向发展。我们有传统的逻辑缩放，但包装正在发挥重要作用。这里发生了什么?

Samavedam:作为摩尔定律基础的密度缩放将继续下去。如果你观察芯片中晶体管数量多年来的演变，就会发现它非常符合摩尔定律。密度缩放正如期而至。但我们现在看到的是，通用计算cpu的性能已经不如过去了。节点对节点逻辑设备性能下降。因此，你将不得不提出新的材料和设备架构，以在系统层面上提供额外的性能提升。在Imec，我们也专注于STCO，或系统技术协同优化。有两种方法。我们有自底向上和自顶向下的方法。所谓自底向上，我的意思是，你要考虑技术，而不仅仅是扩展，以在系统级别上提供性能。 For example, you may need a new cooling technology that enables you to break through the power wall and gives you a system-level performance. There are also different memory architectures and novel memories that give you a performance improvement in a machine learning system, for example. Then, you might have partitioning of the SoC (system-on-a-chip) into logic and memory and connecting them using 3D. These are instances of bottom-up STCO. We are starting to look at a top-down modeling of systems to identify specs for technologies that benefit most at the system level. This is the top-down approach to STCO. Because you’re not seeing the performance from pure scaling, we’ll have to look at new devices and STCO to get the system-level benefit.

SE:你还看到了其他趋势吗?

Samavedam:我们观察到的另一个趋势是，多年来一直是通用计算主力的cpu正在放缓。我们发现出现了更多领域特定的体系结构。gpu就是一个很好的例子。你可以把GPU性能看作是单位面积上的运算次数或单位瓦特上的运算次数的函数。以英伟达和AMD的gpu为例。他们继续做得很好。它们利用了可伸缩性，可以为可并行的工作负载(如图形处理或机器学习)打包更紧凑、更高效的内核。它们没有表现出我们在cpu上看到的同样的性能放缓。因此，我们期待看到更多领域特定的计算机体系结构向前发展。

SE:在晶体管方面，finfet一直是高端的主力器件。finfet已经缩小到3nm。这里发生了什么?

Samavedam：FinFETs从14nm开始，它已经是五代的主力器件了。我们已经看到了14nm, 10nm, 7nm和5nm的代工产品。英特尔确实推出了22纳米的finfet。3nm也将成为finFET节点，至少对台积电来说是这样。如果需要逻辑扩展，则必须扩展标准单元库。当您将标准单元库从7.5声道扩展到6声道或5声道时，可用于构建finFET的有源器件宽度正在减小。所以从7.5轨道的3个鳍到6轨道的2个鳍再到5轨道的单鳍设备。单鳍设备更多变。这是finfet将停止缩放的原因之一。

SE: 3nm似乎是finfet的最后一个节点。我们开始看到向纳米片fet的过渡，这是一种栅极全能(GAA)架构。这样做有什么好处呢?

图1:晶体管(上图)和互连技术(下图)的路线图。来源:Imec

Samavedam:如果将单个鳍片替换为一堆鳍片nanosheets，您可以获得更多的设备宽度，每个占地面积，您可以获得更多的驱动器电流。这就是为什么你会看到从finfet到纳米片的转变。使用纳米片，您可以构建高性能的5轨道库。纳米片也是gate-all-around设备。如果你用栅极包围通道，你会得到更好的栅极控制，这允许你与finfet相比缩放栅极长度。finfet是三联器件。他们在海峡的三面都有一扇门，不是四面都有。finfet一直在缩放，通过缩放鳍节，从14nm降至3nm。你可以通过缩放鳍的间距来获得更多的鳍，你也可以缩放鳍的高度来获得更多的设备宽度。超过3纳米，你就会碰到鳍的极限了。随着鳍片越来越高，你可以增加驱动电流，但也有电容损失。如果驱动电流的增加不能抵消电容损失，那么继续缩放翅片高度就没有意义了。此外，当你把finFET结构做得更高，翅片之间的空间因翅片间距缩放而缩小时，让栅极电介质和金属层包裹在翅片周围变得更具挑战性，因为你可以在放松的尺寸下做到这一点。 So finFET scaling is becoming more challenging, and nanosheets give you a way to get more drive current in the same footprint.

SE:纳米片fet的其他好处是什么?

Samavedam:让我们看看finfet。如果你想增加设备宽度，你必须从一个鳍到两个鳍再到三个鳍。它是离散的。在纳米片中，你将纳米片堆叠在活动区域。你可以改变纳米片的宽度，得到不同的设备宽度。这给了你设计上的灵活性。如果你想要晶体管或标准单元库具有更高更好的驱动电流，你可以使用更宽的薄片。如果你想优化电容和功率，你可以使用窄片。这是纳米片为设计提供的额外灵活性。

SE:纳米片的制造挑战是什么?

Samavedam:形成这些纳米片的方法是首先使用外延沉积多层硅和硅锗。然后，你蚀刻出硅锗层，得到硅纳米片。生长epi层已经很好理解了，但是释放这些纳米片是一个挑战。你必须确保硅锗蚀刻对硅有选择性。它不能使留下的硅通道变得粗糙。你要确保它们不会粘在一起。当你蚀刻硅锗时，特别是如果你使用湿蚀刻，你要确保薄片之间没有粘性。

SE:还有其他挑战吗?

Samavedam:另一个挑战是性能方面的挑战。在finfet中，大部分的电流传导是沿(110)表面发生的。翅片侧壁为(110)。这是PMOS机动性的好飞机。纳米片是平的。它们和基板的方向相同，所以是(100)方向。PMOS在(100)方向上的驱动器电流性能受到影响。为了在PMOS中恢复性能，你必须在纳米片中对这些通道施加压力。将压力整合到纳米薄片中是一个挑战。形成多vt装置是另一个挑战。 The way you set the threshold voltage is to change the gate workfunction. So you incorporate different metal layers between the nanosheets to get different threshold voltages. The spacing between the nanosheets is tight. You need to etch one layer away and deposit a second layer to get a second workfunction material for a different threshold voltage. That’s quite challenging.

SE:纳米薄片的制造工具准备好了吗?

Samavedam目前，人们已经研究了好几年的全门结构。这些工具在支持纳米片的单元工艺方面已经取得了长足的进展。在计量方面存在一些挑战。在纳米片器件的结构中，你有一个称为内部间隔的模块，你试图将栅极与源/漏极分开。你必须有选择性地蚀刻硅锗层，然后用电介质填充它，形成间隔。从计量学的角度来看，这是一个具有挑战性的模块。控制横向硅锗凹槽并形成内部间隔，然后确保一切正常工作，这是一个挑战。人们使用散射法或光学CD来测量这些结构。有时，您可能需要结合计量技术来很好地处理过程控制。但总的来说，这些工具是可用的。 Selective etch of silicon germanium relative to silicon is an important module. The tool wasn’t available in the beginning. Now it’s fairly well known how to do that.

SE:在纳米片材中，EUV光刻技术将对片材进行图案处理。这里有什么挑战吗?

Samavedam你必须使用单印EUV，取决于你的音高模式。纯粹从光刻的角度来看，可能没有太多的挑战，因为EUV光刻现在已经成熟了。纳米片蚀刻可能仍然是一个挑战，因为有多层图案。

SE:在先进的晶体管中，线后端(BEOL)存在一些重大挑战，对吧?

Samavedam:我们的观点是铜双大马士革将缩小到约21纳米的音高。但该行业面临的挑战是阻力。当你缩小音高时，通径电阻就会上升。我们一直在寻找减轻via阻力的方法。有几种不同的方法。你可以有选择地沉积不同的材料，如钌、钼或钨，例如，这样你就有了不同的通径材料与铜线。另一种方法是缩放衬垫/屏障材料，以便在通孔中有更多的铜空间。你可以这样做，直到21纳米的音高。如果你想要在21nm以下的比例，我们相信你必须去直接金属蚀刻。这就是我们所说的半大马士革积分。 Some people also refer to this as subtractive metallization. You define the lines by direct metal etch. You can form high-aspect ratio lines, so that you can get low resistance lines. But when you go to high-aspect ratio lines, the capacitance is a problem, because you have a lot of overlap area between the two lines. To mitigate that, we plan to introduce air gaps to reduce the capacitance. If you want to do a direct metal etch in the semi-damascene integration, you have to go with metals that can be easily etched. Copper is not one of them. That’s why we chose ruthenium. Ruthenium is easier to etch compared to copper, and also it has a low resistance as you scale the linewidth.

SE:我们能够将纳米片扩展到多远?Imec的铲车FET技术在哪里发挥作用?

Samavedam:forksheet场效应晶体管是Imec的创新。当您继续缩放轨道高度时，您正在减少设备可用的活动宽度和标准单元的驱动强度。这就是为什么当轨道高度缩放时，纳米片比finfet更受欢迎。但即使是纳米薄片也会在你试图进一步扩大轨道高度时失去动力。您可以在标准单元中调整NMOS设备和PMOS设备之间的n-to-p空间，以创建更大的活动设备宽度。你可以通过蚀刻和形成一个狭窄的介质壁来缩放空间。这就是叉车装置的由来。与纳米片相比，它在相同的占地面积内提供了更大的活动宽度，并且它还具有更低的寄生电容，这导致比纳米片性能提高约10%。它使用了很多我们已经用纳米片建立起来的集成基础设施。这是一种将纳米片再扩展一代的方法。 Between nanosheets and forksheets, we believe there’ll be about three more generations. So we will have 2nm and 14 angstrom, and likely 10 angstrom nodes with nanosheets and forksheets.

图2:Imec的铲车FET。

SE:包装和小芯片在这里适用于什么?

Samavedam:如今有许多高性能系统使用2.5D或3D集成。在某些情况下，公司采用SoC并将其划分为不同的功能，如逻辑、内存和I/ o。每个功能都是使用不同的芯片构建的。有时，他们使用不同的CMOS技术。他们使用不同的3D互连技术将它们组合在一起，如中间体、晶圆微碰撞键合或晶圆混合键合。我们称之为晶片法。这在高性能领域正在发生，最终将渗透到移动应用程序。

SE:这一切将走向何方?

Samavedam:目前业界采用的方法是芯片方法。每个芯片都是单独设计并封装在一起的。我们设想的是一个真正的3D SoC，其中逻辑和内存芯片是共同设计的。为此，您需要新的EDA工具功能。在真正的3D SoC设计中，地点-路线和时间闭合可以在两个芯片中同时发生。今天，在芯片方法中，您需要一个总线来连接芯片。这会增加块之间的延迟，而且效率不高。如果你能够共同设计芯片，并且你能够作为一个单独的SoC进行位置-路线和定时关闭，你就会得到一个更高效的紧凑设计。您可以避免冗余缓冲区，并且不必像当前的chiplet方法那样担心这两个块之间的延迟。我们一直在和凯蒂丝合作。 They came up with a tool flow that enables you to do a true SoC 3D co-design between the chiplets. We will see more examples of this approach. The 3D SoC approach will take time, because the EDA tools are just being enabled.

SE: 3D包和3D soc的另一个推动因素是缩放凹凸坡度，对吧?

Samavedam:我们已经在研究中证明了低至10μm，甚至7μm间距的微凸点。但如果你观察一下生产中的微凸点，你会发现它们在30μm pitch左右就饱和了。如果系统公司有足够的动力来扩大互连密度，那么你将看到更多来自网络的产品OSATs．为了实现这些紧凑的微凹凸球场，装备生态系统需要成熟一点。为此，我们正在与设备供应商合作。一旦EDA工具启用，系统公司将开始推动更密集的互连。然后，您将开始看到更多来自osat的密集互连产品。

SE:混合键呢?

Samavedam:今天，在生产中已经有几个混合键合的例子。图像传感器产品采用了这一点。YMTC在3D NAND中使用混合键合连接外围逻辑和内存。这是今天的晶圆级技术。你需要清洁的CMP表面来获得良好的混合键。如果你在晶圆级上做，上模和下模的尺寸需要匹配。这是约束条件之一。如果是晶圆级工艺，晶圆厂更有可能提供这种技术，而不是osat。有一些模对晶圆混合键合的例子。AMD和台积电最近宣布了一个例子。 So that’s an example of hybrid bonding at the die-to-wafer level.

SE:混合键合的挑战是什么?

Samavedam:你需要极度的平面化。这是一个限制。为了确保良好的混合键，你需要一种与铜兼容的电介质。我们使用铜和SiCN作为电介质。SiCN是一种低温沉积介质。这给了我们最好的结合性能。为杂化键合制备铜SiCN表面仍然是一门艺术。在CMP中需要进行许多流程优化。您必须使用多个CMP步骤。你需要非常好的局部平整度，以及全局平整度，特别是当你在晶圆级上做时。 CMP control and having the right dielectric for hybrid bonding are the two key requirements.

SE:你如何定义3D SoC?

Samavedam:您可以在2D SoC中划分不同的功能，如内存和逻辑，并分别进行设计。这是chiplet的方法。我所说的3D SoC是指将内存和逻辑芯片共同设计为单个SoC。连接可以在更密集的级别，并且您不必担心两个芯片之间的额外通信开销。这是直接的交流。两个芯片之间不需要额外的IP、PHY或通信总线。您可以在3D soc中实现更细粒度的分区。要做到这一点，你需要更密集的互连。您还需要EDA工具来支持这种协同设计。

SE:我们会看到CFETs或2D材料的器件吗?

Samavedam:二维材料很有前途，因为它们具有高迁移率。它们可以形成非常薄的原子通道，所以你可以更大胆地缩放栅极的长度。但也有一些基本的材料问题需要解决。你必须改善通道的流动性和接触电阻在源-漏区域。我们不知道如何在这些二维材料上很好地缩放栅极电介质厚度。我们制造这些设备的方式可能完全不同。在未来的几年里，有很多问题需要回答，以了解这些材料是否足够真实，是否足以纳入路线图。

SE: CFETs呢?

Samavedam:CFETs，代表互补fet, N和P器件是建立在彼此之上的。Imec在过去几年中展示了CFETs的概念。英特尔在2019年和2020年也发表了几篇论文。CFETs的挑战在于整合。集成是复杂的，有不同的方式形成CFETs。您可以采用单片方式，在同一步骤中形成顶部有源区域和底部有源区域，并使用一个公共的自对准门来连接两个设备。这里的挑战是需要许多新的复杂单元工艺，如高纵横比图案、高纵横比沉积等。或者你可以按顺序来做。在这种方法中，您构建一个器件，并结合不同的晶圆来处理下一个器件。您可以为顶部器件使用不同的基片方向或不同的通道材料。 Here, the challenge is to connect the top gate to the bottom gate, because they are not self-aligned. One also needs to worry about the impact of the thermal budget of the top device on the bottom device. Void-free bonding between the top and bottom wafer with a thin dielectric in between is also very challenging since there are no good tools to detect these micro-voids. This is the complexity in sequential CFET integration. We are working on both schemes. From a device performance point of view, we believe they can be very similar. We can optimize the architectures for them to have similar performances, but the integration complexity is different in each of them. So that’s what we are trying to tackle right now.

图3:工作中的cet。来源:Imec

SE:传统的逻辑缩放和封装/芯片或多或少是并行的，对吗?

Samavedam:它们将同时发生。SoC的一些组件伸缩性不是很好。例如，I/ o或sram不能很好地扩展逻辑节点。因此，它们可以用更成熟的节点制造，并以一种经济有效的方式使用芯片方法进行分区。将soc划分为逻辑和内存是增加内存带宽以提高整体系统性能的另一种方法。芯片方法和3D SoC方法是传统逻辑缩放的并行路径。

SE:这一切将走向何方?

Samavedam:我没有看到设备和材料的创新，或者密度扩展放缓。我们知道高na (0.55) EUV即将到来。与目前0.33 NA的EUV相比，这将以更具成本效益的方式实现更密集的模式。扩展和设备架构创新将会继续。芯片方法或3D SoC方法将同时发生，以实现未来系统的扩展。它们将共存。

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