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晶体管和芯片的下一步是什么

Imec的高级副总裁深入研究砷化镓场效应晶体管、互连、芯片和3D封装。

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Sri Samavedam是Imec公司负责CMOS技术的高级副总裁,他在接受《半导体工程》采访时谈到了finFET的尺寸、全门晶体管、互连、封装、芯片和3D soc。以下是讨论的节选。

SE:半导体技术正朝着几个不同的方向发展。我们有传统的逻辑扩展,但封装正在发挥重要作用。这里发生了什么?

Samavedam:作为摩尔定律基础的密度缩放将继续发展。如果你看看芯片中晶体管的数量这些年是如何发展的,你会发现它非常符合摩尔定律。密度缩放正如预期的那样发生。但我们看到的是,你不能从通用计算cpu获得我们过去使用的性能。节点到节点的逻辑设备性能变慢。因此,你将不得不提出新的材料和设备架构,以给你在系统层面的性能额外的提高。在Imec,我们也专注于STCO,即系统技术协同优化。有两种方法。我们有自下而上和自上而下的方法。所谓自下而上,我的意思是你要看的技术不仅仅是在系统级别上为你提供性能的扩展。 For example, you may need a new cooling technology that enables you to break through the power wall and gives you a system-level performance. There are also different memory architectures and novel memories that give you a performance improvement in a machine learning system, for example. Then, you might have partitioning of the SoC (system-on-a-chip) into logic and memory and connecting them using 3D. These are instances of bottom-up STCO. We are starting to look at a top-down modeling of systems to identify specs for technologies that benefit most at the system level. This is the top-down approach to STCO. Because you’re not seeing the performance from pure scaling, we’ll have to look at new devices and STCO to get the system-level benefit.

SE:你还看到了其他什么趋势?

Samavedam我们观察到的另一个趋势是,多年来一直是通用计算主力的cpu正在变慢。我们发现出现了更多特定于领域的架构。gpu就是一个很好的例子。你可以将GPU性能看作是单位面积上的操作数量或单位功率上的操作数量的函数。以英伟达和AMD的gpu为例。他们继续做得很好。它们利用了可伸缩性,可以为并行化的工作负载打包更紧凑、更高效的核心,比如图形处理或机器学习。它们不像我们在cpu上看到的那样表现出性能下降。因此,我们希望看到更多领域特定的计算机体系结构向前发展。

SE:在晶体管方面,finfet一直是高端的主力设备。finfet已经缩小到3nm。这里发生了什么?

SamavedamFinFETs从14纳米开始,已经是第五代主力设备了。我们已经看到了14nm, 10nm, 7nm和5nm的代工产品。英特尔确实推出了22nm的finfet。3nm也将成为finFET节点,至少对于台积电来说是这样。如果想进行逻辑扩展,就必须扩展标准单元库。当你将标准单元库从7.5轨道扩展到6轨道或5轨道时,可用于构建finFET的有源器件宽度正在减少。所以你从7.5声道的三个鳍到6声道的两个鳍,再到5声道的单个鳍。单翅片设备更多变。这是finfet将停止缩放的原因之一。

SE: 3nm是finfet的最后一个节点。我们正开始看到向纳米片fet的过渡,这是一种门全能(GAA)架构。这样做有什么好处?


图1:晶体管(上图)和互连技术路线图(下图)。资料来源:Imec

Samavedam:如果您将单个鳍片替换为一堆nanosheets,你可以得到更多的设备宽度每个足迹,你可以得到更多的驱动器电流每个足迹。这就是为什么你会看到从finfet到纳米薄片的转变。使用纳米薄片,您可以构建高性能的5轨库。纳米片也是gate-all-around设备。如果你用栅极包围通道,你会得到更好的栅极控制,这允许你比finfet稍微多缩放栅极长度。finfet是三角器件。他们在通道的三面都有一个门,而不是四面都有。finfet一直在缩放,从14纳米下降到3纳米,通过缩放鳍间距。你可以通过调整鳍距来获得更多的鳍,你也可以调整鳍的高度来获得更多的设备宽度。超过3nm,鳍的高度就达到极限了。当鳍片变得更高,你可以增加驱动电流,但也有电容损失。如果驱动电流的增加不能抵消电容的损失,那么继续调整鳍片的高度是没有意义的。此外,当你使finFET结构更高,鳍之间的空间正在缩小,由于鳍间距缩放,这是更具有挑战性的栅电介质和金属层包裹鳍,因为你可以做在放松尺寸。 So finFET scaling is becoming more challenging, and nanosheets give you a way to get more drive current in the same footprint.

SE:纳米片场效应晶体管还有哪些好处?

Samavedam:让我们看看finFETs。如果你想增加设备的宽度,你必须从一个鳍到两个鳍再到三个鳍。它是离散的。在纳米薄片中,你将纳米薄片堆叠在一个活跃的区域。你可以改变纳米薄片的宽度,得到不同的器件宽度。这给了你设计上的灵活性。如果你想要更高、更好的驱动电流的晶体管或标准电池库,你可以选择更宽的薄片。如果你想优化电容和功率,你可以选择窄的薄片。这是纳米薄片为设计提供的额外灵活性。

SE:纳米薄片的制造面临哪些挑战?

Samavedam:形成这些纳米薄片的方法是首先用外延法沉积多层硅和硅锗。然后,蚀刻出硅锗层,得到硅纳米片。生长epi层是很容易理解的,但是释放这些纳米薄片是一个挑战。你必须确保硅锗蚀刻对硅有选择性。它不能破坏掉遗留下来的硅通道。你要确保它们不会粘在一起。当你蚀刻硅锗的时候,特别是当你用湿法蚀刻的时候,你要确保薄片之间没有粘连。

SE:其他挑战是什么?

Samavedam另一个挑战更多的是对性能的挑战。在finfet中,大部分的电流传导发生在(110)表面。鳍的侧壁是(110)。这是一架很好的PMOS机动性飞机。Nanosheets是平的。它们和基底的取向相同,所以是(100)取向。PMOS在(100)方向的驱动电流性能受到影响。为了恢复PMOS的性能,你必须强调纳米薄片中的这些通道。将压力整合到纳米薄片中是一个挑战。形成多vt装置是另一个挑战。 The way you set the threshold voltage is to change the gate workfunction. So you incorporate different metal layers between the nanosheets to get different threshold voltages. The spacing between the nanosheets is tight. You need to etch one layer away and deposit a second layer to get a second workfunction material for a different threshold voltage. That’s quite challenging.

SE:晶圆厂工具准备好用于纳米片了吗?

Samavedam:人们已经在门的全方位结构工作了几年了。这些工具在支持纳米薄片的单元处理方面已经取得了很大进展。计量学方面存在一些挑战。在纳米薄片设备的形成过程中,有一个叫做内间隔器的模块,在这个模块中,你试图将栅极与源/漏极分开。你必须有选择地蚀刻硅锗层,然后用电介质填充它,形成一个隔离层。从计量角度来看,这是一个具有挑战性的模块。控制侧向硅锗凹槽和形成内部间隔,然后确保一切工作,是具有挑战性的。人们使用散射法或光盘来测量这些结构。有时,您可能需要结合计量技术来很好地掌握过程控制。但总的来说,这些工具是可用的。 Selective etch of silicon germanium relative to silicon is an important module. The tool wasn’t available in the beginning. Now it’s fairly well known how to do that.

在纳米薄片中,EUV光刻将形成薄片。任何挑战吗?

Samavedam你必须使用单字印刷EUV,这取决于您选择的音高。纯粹从光刻的角度来看,可能没有太多的挑战,因为EUV光刻技术现在已经成熟。纳米片蚀刻可能仍然是一个挑战,因为有多个层的图案。

SE:在先进的晶体管中,线后端(BEOL)有一些主要的挑战,在那里进行互连,对吗?

Samavedam:我们的观点是,铜双大马士革将缩小到约21nm间距。但该行业面临的挑战是阻力。当你缩小音高时,通过阻力就会起飞。我们一直在寻找减轻通过阻力的方法。你可以用几种不同的方法来做。你可以有选择地沉积不同的材料,比如钌,钼或钨,这样你就有了不同的铜线。另一种方法是缩放衬垫/屏障材料,以便在孔道中有更多的铜空间。你可以这样做到21纳米的间距。如果你想要在21nm以下,我们相信你必须去直接金属蚀刻。这就是我们所说的半大马士革积分。 Some people also refer to this as subtractive metallization. You define the lines by direct metal etch. You can form high-aspect ratio lines, so that you can get low resistance lines. But when you go to high-aspect ratio lines, the capacitance is a problem, because you have a lot of overlap area between the two lines. To mitigate that, we plan to introduce air gaps to reduce the capacitance. If you want to do a direct metal etch in the semi-damascene integration, you have to go with metals that can be easily etched. Copper is not one of them. That’s why we chose ruthenium. Ruthenium is easier to etch compared to copper, and also it has a low resistance as you scale the linewidth.

SE:我们能将纳米薄片的规模扩大到什么程度?Imec的forksheet FET技术在哪里发挥作用?

Samavedam:forksheet场效应晶体管是Imec的创新。当你继续缩放轨道高度时,你会减少设备可用的活动宽度和标准单元的驱动强度。这就是为什么当轨道高度缩放时,纳米薄片比finfet更受欢迎。但是,当你试图进一步扩大轨道的高度时,即使是纳米薄片也会失去动力。您可以在标准单元中缩放NMOS设备和PMOS设备之间的n- p空间,以创建更活跃的设备宽度。你可以通过蚀刻和形成一个狭窄的介质墙来扩大这个空间。这就是叉板装置的由来。与纳米片相比,它在相同的足迹中提供了更大的主动宽度,而且它的寄生电容也更低,这导致了大约10%的性能优势。它使用了很多我们已经用纳米薄片建立起来的集成基础设施。这是一种将纳米薄片延长一代的方法。 Between nanosheets and forksheets, we believe there’ll be about three more generations. So we will have 2nm and 14 angstrom, and likely 10 angstrom nodes with nanosheets and forksheets.


图2:Imec的forksheet FET。

包装和芯片在这里适合做什么?

萨马韦达姆:现在有许多高性能系统使用2.5D或3D集成。在某些情况下,公司使用一个SoC并将其划分为不同的功能,如逻辑、内存和I/ o。这些功能都是用不同的芯片构建的。有时,他们使用不同的CMOS技术。他们使用不同的3D互连技术将它们组合在一起,如插入器、模具-晶圆微凹凸键合或模具-晶圆混合键合。我们称之为微晶片方法。这发生在高性能领域,最终会渗透到移动应用中。

SE:这一切的方向是什么?

Samavedam当前行业采用的方法是微晶片方法。每个芯片单独设计并封装在一起。我们设想的是一个真正的3D SoC,其中的逻辑和内存芯片是共同设计的。为此,您需要新的EDA工具功能。在真正的3D SoC设计中,放置路径和时间闭合可以同时发生在两个芯片上。今天,在微晶片方法中,你需要一个总线来连接微晶片。这增加了块之间的延迟,而且效率不是很高。如果你能够协同设计芯片,并且能够像单个SoC一样进行放置路径和时间闭合,你就会得到一个更高效的紧凑设计。您可以避免冗余缓冲区,并且不必像在当前的chiplet方法中那样担心这两个块之间的延迟。我们一直在和凯蒂丝合作。 They came up with a tool flow that enables you to do a true SoC 3D co-design between the chiplets. We will see more examples of this approach. The 3D SoC approach will take time, because the EDA tools are just being enabled.

SE:3D软件包和3D SOC的另一个启用因素是缩放凹凸间距,对吗?

Samavedam:在研究中,我们已经展示了10μm甚至7μm pitch的微凸点。但如果你看看生产中的微凸,它们在大约30μm pitch左右饱和。如果系统公司有足够的推动力来扩大互连密度,那么你会看到更多的产品奥萨特.为了实现这些紧凑的微凸距,设备生态系统需要稍微成熟一些。为此,我们正在与设备供应商合作。一旦EDA工具启用,系统公司将开始推动更密集的互连。然后,你将开始看到更多来自sat的密集互联的产品。

SE:那混合键合呢?

Samavedam:今天,在生产中有几个混合粘合的例子。图像传感器产品使用此功能。YMTC使用混合键合连接3D NAND中的外围逻辑和内存。这是当今晶圆级的技术。您需要清洁的CMP表面以实现良好的混合键合。如果在晶圆层面上进行,则上模和下模的尺寸需要匹配。这是限制因素之一。如果是晶圆级工艺,晶圆厂比OSAT更有可能提供这种技术。有一些芯片到晶圆混合键合的例子。AMD和TSMC最近公布了一个例子。这是一个在芯片到晶圆层面的混合键合的例子。

SE:混合键合的挑战是什么?

Samavedam:你需要极端的平面度。这是一个约束。为了确保一个良好的混合键,你需要一个与铜兼容的电介质。我们用铜和硅晶氮作为电介质。SiCN是一种低温沉积介质。这给了我们最好的粘合性能。制备铜SiCN表面用于混合键合仍然是一门艺术。在CMP中需要进行许多流程优化。您必须使用多个CMP步骤。你需要非常好的局部平面性,以及全局平面性,尤其是在晶圆层面。 CMP control and having the right dielectric for hybrid bonding are the two key requirements.

SE:如何定义3D SoC?

Samavedam:你可以在一个二维SoC中划分不同的功能,如内存和逻辑,并分别设计它们。这是小片的方法。我所说的3D SoC是指你将内存和逻辑芯片共同设计成一个单一的SoC。连接可以在一个更密集的级别,而且您不必担心两个芯片之间的额外通信开销。它的直接沟通。您不需要额外的IP、PHY或两个芯片之间的通信总线。您可以在3D soc中实现更细粒度的分区。要做到这一点,你需要更密集的互连。您还需要EDA工具来支持这种协同设计。

SE:我们会看到CFETs或2D材料的器件吗?

Samavedam:2D材料很有前途,因为它们具有高迁移率。它们可以形成非常薄的原子通道,因此可以更积极地缩放栅极长度。但也有一些基本的材料问题,你必须解决。您必须改善沟道的迁移率和源漏区的接触电阻。我们不知道如何在这些2D材料上很好地缩放栅极电介质厚度。我们制造这些设备的方式可能会大不相同。在未来的几年里,有很多问题需要回答,以了解这些材料是否足够真实,是否能够进入路线图。

SE: CFETs呢?

Samavedam:与CFETs,即互补fet, N和P器件是建立在彼此之上的。在过去的几年里,Imec已经展示了cfet的概念。英特尔在2019年和2020年也发表了几篇论文。CFETs的挑战是集成。集成是复杂的,有不同的方式形成CFETs。你可以用单片的方式来做,在同一步骤中形成顶部有源区域和底部有源区域,并使用一个共同的自对准门来连接两个设备。这里的挑战是对许多新的复杂单元工艺的需求,如高纵横比图案化、高纵横比沉积等。或者你可以按顺序来做。在这种方法中,你建造一个设备,并结合不同的晶圆来处理下一个设备。您可以使用不同的基板取向或不同的通道材料的顶部设备。 Here, the challenge is to connect the top gate to the bottom gate, because they are not self-aligned. One also needs to worry about the impact of the thermal budget of the top device on the bottom device. Void-free bonding between the top and bottom wafer with a thin dielectric in between is also very challenging since there are no good tools to detect these micro-voids. This is the complexity in sequential CFET integration. We are working on both schemes. From a device performance point of view, we believe they can be very similar. We can optimize the architectures for them to have similar performances, but the integration complexity is different in each of them. So that’s what we are trying to tackle right now.


图3:cet的作用。来源:Imec

传统的逻辑扩展和封装/芯片或多或少是并行路径,对吗?

Samavedam:它们将同时发生。SoC的某些组件的伸缩性不是很好。例如,I/O或SRAM不能很好地与逻辑节点一起扩展。因此,它们可以使用更成熟的节点制造,并以经济高效的方式使用芯片方法进行分区。将SOC划分为逻辑和内存是增加内存带宽以提高总体系统性能的另一种方法。芯片方法和3D SoC方法与传统的逻辑扩展是平行的。

SE:这一切的方向是什么?

Samavedam我没有看到设备和材料,或者密度缩放方面的创新放缓。我们知道高na (0.55) EUV即将到来。与目前0.33 NA的EUV相比,这将以更划算的方式实现更密集的模式。扩展和设备架构创新将继续。芯片方法或3D SoC方法将并行进行,以实现未来系统的扩展。它们都将共存。

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