EUV在3nm及以下的不确定未来

几家铸造厂已经搬迁极紫外(EUV)光刻7纳米和5纳米都已投入生产，但现在业界正在为3纳米及以上技术的下一阶段做准备。

在研发方面，该行业正在为下一个节点开发新的EUV扫描仪、掩模和电阻。3nm计划在2022年推出，然后在一两年后推出2nm。尽管如此，开发未来的EUV技术需要大量的资金和时间，而且投资回报尚不清楚。

EUV用于先进的晶圆厂，包括一个巨大而昂贵的光刻扫描仪，它在13.5nm波长的芯片上绘制微小特征。EUV是用于芯片缩放的几种晶圆制造工具之一。这是在每个节点上收缩不同的芯片功能，并将它们打包到一个单片芯片上。但是芯片扩容在每一代都变得越来越昂贵，好处也在减少。

公司计算产品副总裁David Fried说:“你需要从整体上考虑成本问题林的研究和首席技术官Coventor．“关键是单位功率的性能或价格。如果成本不是下一个节点的动力，那么它必须是其他非常引人注目的东西，比如在某个区域内增加功能密度。您需要获得巨大的性能收益或直接的单位/功能成本收益。否则，你就不会承担制造芯片的时间、开发成本和风险。”

芯片扩展有助于提高某些设备的性能，如dram、fpga、gpu和处理器。人工智能、汽车、服务器和无线需要更快、功能更多的芯片。当然，并非所有芯片都需要高级节点。

EUV以及其他设备和材料将有助于为当前和未来的设备铺平道路。但所有这些都需要研发和资金。例如，自上世纪80年代和90年代EUV技术诞生以来，该行业已经投入了数十亿美元的资金。经过多年的拖延，芯片制造商直到最近才将EUV投入生产。

展望未来，EUV将需要更多的研发和资金。但在某个时候，该行业将需要收回投资，这可能需要数年时间。

HJL lithography的负责人Harry Levinson在最近的一篇论文中表示:“对于一家制造芯片的公司来说，估计至少需要10亿美元的初始资本投资，才能开始在大批量生产中使用EUV光刻技术。”“生产EUV基础设施关键部件的公司，如掩模坯、检测工具、电阻和曝光系统，也对EUV技术进行了大量投资。企业在EUV技术上的投资能否实现正回报，取决于半导体行业将该技术扩展到未来节点的能力，以及还需要多少投资。目前还没有发现不可克服的可扩展性问题，但需要解决几个问题，确定并实施解决方案，以便将EUV光刻扩展到一个或两个节点以上。”

尽管如此，为了扩展EUV，该行业正在研究几种技术。其中包括:

• 2021年，ASML将推出当前EUV扫描仪的升级版本。下一代EUV系统正在研发中。
• 先进的EUV二元和相移掩模正在研制中。
• EUV薄膜和新型抗蚀剂正在研发中。

新的扫描仪
在半导体工艺流程中，芯片制造商首先设计IC，然后将其转换为文件格式。然后，在掩模设备中，根据该格式制作掩模。掩码是IC设计的主模板。

在晶圆厂，掩模和晶圆被插入到光刻扫描仪中。一个光致抗蚀剂晶圆上应用了一种感光材料。在工作中，扫描仪产生光，光通过系统中的一组投影光学器件和掩模传输。然后光线照射在抗蚀剂上，在晶圆上形成图案。

由瑞利方程定义，任何光刻系统的分辨率(R)等于k1因子乘以波长(λ)除以数值孔径(NA)。k1因子涉及各种项目，如光刻胶改进和分辨率增强技术(ret)。retts是一种光学技巧，可以提高分辨率。

多年来，芯片制造商使用基于光学的193nm波长光刻扫描仪来绘制芯片中最先进的功能。通过多种制式，芯片制造商已经将193nm光刻工艺扩展到10/7nm。但在5纳米技术上，目前的光刻技术已经失去了动力。

这就是EUV适用的地方。EUV使芯片制造商能够在7纳米及更远的波长上绘制最困难的特征。Lam Research的执行技术总监Rich Wise在最近的一次采访中表示:“EUV是一种需求。“我们认为这是这项技术的基础。这是该行业持续扩张的一部分。”

但EUV在一系列技术故障中花了更长的时间来开发。经过多年的延迟，EUV终于在三星和台积电的7纳米芯片上投入生产。台积电将推出5纳米EUV芯片。英特尔也在开发EUV。

芯片制造商正在使用阿斯ml的EUV扫描仪，称为NXE:3400C。使用13.5nm波长，0.33数值孔径(NA)系统具有13nm分辨率。一个246瓦的电源可以实现每小时170片晶圆的吞吐量。

EUV的正常运行时间仍然存在一些挑战，这会影响吞吐量。根据ASML的数据，EUV系统的平均正常运行时间达到85%，其中前10%的可用性达到90%。相比之下，193nm扫描仪的工作没有中断。

此外，EUV很容易出现不必要的变化，即随机效应。在EUV中，扫描仪产生光或光子。在该系统中，光照射到电阻上，向材料中发送一定数量的光子以产生图案。

理想情况下，光子应该均匀地分散在整个电阻中，但这并不总是发生。如果在过程中发生意外，EUV会导致芯片随机缺陷。这些缺陷表现为断线或触点孔合并，有时被称为“缺失触点和亲吻触点”。

在最近的一篇论文中，TEL研究了EUV图样中缺失孔缺陷的问题。TEL测试了光刻胶与底层之间的界面反应。“我们发现，底层的表面状况与通孔底部附近增溶电阻区域的随机浮渣误差有显著关系。负色调型抗蚀剂(NTD)具有在不剥离抗蚀剂的情况下减少缺失缺陷的优势，因为用于NTD的显影剂在抗蚀剂和衬底之间具有理想的三角平衡。TEL的高级经理hideami Yaegashi说:“重要的是在开发该工艺步骤时了解抗蚀剂解吸机制，并找到有利的处理方法，以最大限度地减少抗蚀剂溶解的抑制因素。”

尽管如此，EUV已经起飞了。KeyBanc分析师Weston Twigg表示:“阿斯麦预计将在2020年交付35套EUV系统，高于2019年的26套。”ASML目前已经订购了大约56台EUV设备。”

展望未来，阿斯麦计划在2021年年中推出EUV扫描仪的升级版。该系统被称为NXE:3600D，也是一个0.33 NA的工具，分辨率为13nm。“3600有舞台改进，微小的镜头改进和传感器改进。我们已经进行了渐进式的改进，使其具有更好的覆盖层和更高的生产率，但在功能上是相同的设计，”阿斯麦产品营销总监迈克尔·勒塞尔(Michael Lercel)说。“我们将NXE:3600D的剂量从20mJ/cm2更改为30mJ/cm2，这更好地反映了客户在批量生产中工艺条件的吞吐量提高。因此，30mJ/cm2的NXE:3400C将低于我们在SPIE上报价的170wph (@20mJ)。3400C在30mJ的速度下将达到140wph -但这只是一个估计。”

ASML希望在2022年推出下一代EUV系统，称为高na EUV。作为当今EUV的延伸，高na EUV是一个昂贵的系统，目标是在2023年达到3nm。

该系统具有一个0.55 NA的透镜，能够8nm分辨率。高na工具采用了变形透镜，而不是传统的透镜。该镜头支持扫描模式放大8倍，反方向放大4倍。因此，字段大小减小了一半。在某些情况下，芯片制造商会在两个掩模上处理一个芯片。然后将掩模缝合在一起，打印在晶圆上，这是一个复杂的过程。

新面具
与此同时，该行业也在开发新的EUV掩模类型。传统的光学掩模和EUV掩模不同，但工艺流程相似。

在掩模制作中，第一步是制作由各种材料组成的基板或掩模坯料。坯料上的材料被刻蚀，形成一个光掩模．

然后检查口罩是否有缺陷。最后,一个薄膜口罩顶部安装有一层薄膜，可以保护口罩免受落下的颗粒或污染。

在光刻技术中，掩模由玻璃基板上的不透明铬层组成。铬是蚀刻在选择的地方，这暴露了玻璃基板。铬材料在其他地方没有蚀刻。

这被称为二进制掩码。在操作中，光打在掩模上，穿过玻璃区域，暴露晶圆。光线无法穿过镀铬的区域。

芯片制造商还在光刻技术中使用了另一种叫做相移掩模的技术。相移掩模是在20世纪80年代发展起来的，它采用不同的材料和结构，提高了图象的质量。

有两种相移掩模，交替型和衰减型。交替相移掩模类似于二进制掩模。不同之处在于玻璃区域被做得更薄或更厚。

“在交替光圈相移掩模中，每条暗线一侧的光与另一侧的光相差180度。这就在两边的光圈之间产生了破坏性的干扰，即使有一点失焦，线条也会变暗。这种破坏性的干扰效应也放松了通常对分辨率特征宽度的波长依赖的瑞利限制，”Marc David Levenson解释说，他在20世纪80年代在IBM发明了相移掩模。(利文森已退休。)

衰减相移掩模也类似于二进制掩模。不同之处在于硅化钼(MoSi)材料取代了铬。在操作过程中，光线照射在面罩上。Photronics公司的技术人员Bryan Kasprowicz解释说:“由于MoSi不像铬那样不透明，光线会部分传输(通常为6%)，并且相位会发生偏移，因此它与仅穿过玻璃的光线大约有180度的不同。”

图1:各种掩模的示意图:(A)常规(二进制)掩模;(b)交替相移掩模;(c)衰减相移掩模。来源:维基百科

二元掩模、相移掩模和其他掩模技术是光刻中已被证实的技术。与此同时，在EUV中，业界只使用二元EUV掩模。基于euv的先进二元掩模和相移掩模正在研发中。

与光学掩模不同的是，今天的二元EUV掩模反射13.5nm波长的光。EUV掩模由衬底上40至50层交替的硅和钼层组成，形成厚度为250nm至350nm的多层堆叠。钌覆盖层沉积在多层堆叠上，随后是钽吸收剂。

图2:EUV掩模的横截面。资料来源:Luong, V.， Philipsen, V.， Hendrickx, E.， Opsomer, K.， Detavernier, C.， Laubis, C.， Scholze, F.， Heyns, M.，“Ni-Al合金作为替代EUV掩膜吸收剂，”应用。科学。(8)， 521(2018)。(Imec，鲁汶大学，根特大学，PTB)

吸收器是一个类似3d的功能，突出在掩模的顶部。在操作中，EUV光以6°角击中掩模。反射可能在晶圆上引起阴影效应或光掩模引起的成像畸变。这个问题被称为蒙版3D效果，可能会导致不必要的图案放置移位。

为了减轻这些影响，可以减小钽吸收器的厚度。钽吸收剂的厚度为60nm。但这种材料只能还原到55nm，这并不能解决问题。

“由于蒙版3D效果，目前钽的厚度需要减少。当你减少厚度时，它们就会出问题。吸收不是很好，”孟李说，孟李，产品营销总监Veeco．

总而言之，目前的EUV二元掩模工作在7nm/5nm，但芯片制造商需要一个3nm及以上的新版本。因此，在研发方面，该行业正在开发新的EUV二元掩模，其中镍或其他高k材料将取代钽。在实验室中，Imec展示了一种厚度为30nm的镍基吸收器，可以减少3D掩模效果。

问题是镍和其他高k材料很难蚀刻。“你可以想出一种高k的材料，但问题是，‘你能蚀刻它吗?“这可能是个问题。或者，你可以蚀刻它，但你不能清洗它。这也是一个问题。”

与此同时，在另一项努力中，芯片制造商也在开发EUV衰减相移掩模。为此，我们的想法是用一种不同的低k材料取代钽材料。换句话说，高k和相移掩模的材料特性是不同的。

EUV相移掩模仍在研发中，其工作原理类似于交替和衰减技术。“我们正在为EUV考虑的相移掩模类型两者都有一点。它挡住了部分光线，但不是全部。而那些不被阻挡的东西，或者被允许漏过的光，与其他的光是不相的。你会得到相位干涉效应，它会变得更暗。这往往会让你的图像更好一点，更陡一点，对比度更高一点，”Fractilia的CTO Chris Mack说。“相移掩模有提高图像对比度的潜力，这可以实现更好的打印性能。它还可以降低随机变量，包括粗糙度。因此，人们对相移掩模的使用肯定有兴趣。”

还有其他好处。HJL lithography的Levinson说:“我们已经为光学光刻技术提供了30多年的移相掩模。“由于掩模3D效果，这对EUV来说可能更加重要。相移掩模可能有潜力解决这个问题，但EUV的相移比光学的相移更复杂，需要更多的开发工作。”

事实上，EUV相移以及先进的二进制掩模带来了一些挑战。首先，双方都有几个实质性的选择方案，但几乎没有达成共识。钌是EUV相移的首选。

这还不是唯一的问题。Imec先进光刻项目主管库尔特·朗斯(Kurt Ronse)说:“掩模行业相当保守，不太容易改变空白材料。”“要更换口罩上的材料，有很多要求。这些材料必须经受得住扫描。不应该有任何放气或光学污染。它必须是可清洁和可修复的。材料必须是均匀的，非晶态的，耐用的清洁材料，和大功率EUV产生h自由基。所选择的材料必须满足所有这些要求。”

不过，随着时间的推移，该行业将同时需要用于EUV的先进二进制和相移掩模。先进的二进制掩模适用于线和空间，而相移适用于接触孔和通孔。

Hoya的高级主管Takahiro Onoue说:“原则上，相移掩模可以比高k二进制更有效地实现更高的NILS。”“然而，高k二进制掩码可以应用于通用掩码模式，因此它们不太依赖模式。”

归一化图像对数斜率(NILS)涉及晶圆上图像强度的陡度。尽管如此，新的EUV掩模类型预计在两年左右的时间内不会出现。

把碎片放到位
可以肯定的是，该行业正在开发几种新的EUV技术。那么这一切是如何组合在一起的呢?

早在2018年，ASML的0.33 NA EUV扫描仪就被插入到7nm代工节点进行生产。据科技网站维基芯片(WikiChip)称，7nm的接触栅间距(CPP)为54nm-64nm，金属间距为36nm - 40nm。

在7纳米工艺中，芯片制造商正在使用EUV来选择从40纳米开始的芯片特征。在这里，供应商正在使用基于euv的单一模式方法。这个想法是把芯片特征放在一个掩模上，然后用一次平版曝光将它们打印在晶圆上。

芯片制造商希望尽可能扩展EUV单一模式，因为这是一个简单的过程。有几种方法可以推广这项技术。“你可以提高吞吐量，图像质量，功率和覆盖，”Doug Guerrero说布鲁尔科学．

未来，EUV相移掩模可能会有所帮助。移相掩模不会将分辨率扩展到EUV中宣传的13nm规格。

不过，通过相移，芯片制造商可以提高对比度，并将可用分辨率提高一些。更重要的是，它解决了3D蒙版效果。“相移掩模当然是获得更好图像的一种方法。相移掩模有一个已知的好处。当然，EUV的扩展方向是正确的，但这并不是一个压倒性的新变化，”格雷罗说。

如果或当它准备好了，相移掩模提供了工具箱中的另一个工具。“0.33 NA的工具可以降低到13nm的线条和空间。所以26纳米间距是0.33 NA工具的极限。现在，如果你有二维特征和复杂特征，你不能做26nm的音高。但是通过相移，你会得到更好的对比度。阿斯麦的Lercel说。“光学器件的基本成像分辨率没有改变——仍然是26nm间距。AttPSM掩模可以稍微增加对比度-允许在较低的k1因子下使用。因此，对于某些类型的模式，你可能能够将可用分辨率降低到更接近光学的极限。”

与此同时，据维基芯片报道，台积电正在推出新的5纳米工艺，预计将拥有48纳米的CPP和30纳米的金属间距。三星很快就会推出5nm芯片。据维基芯片称，在5nm工艺中，台积电使用EUV超过10层，并将掩模数量从7nm工艺的约87个减少到5nm工艺的81个。

在这个节点上，芯片制造商希望使用EUV单一模式是有充分理由的。他们希望避免EUV双重图案或尽可能减少它。

在双模式，你在两个掩模上分割特征，并打印在晶圆上。这听起来简单，但过程复杂且昂贵。

“193nm浸没式光刻正变得越来越具有挑战性，因为为了暴露晶圆图案的一层，你必须进行多个图案。然后你必须把它们排好队，你就有了所有这些问题，”三菱汽车首席执行官藤村昭(Aki Fujimura)表示d2．“你希望尽可能长时间地避免使用EUV。所以你想要尽可能长时间地停留在单一模式领域。”

今天，单模EUV在32nm-30nm波长达到极限。如果芯片制造商不能将单模制程扩展到某一点，他们必须在5nm和/或3nm采用双模制程EUV。看这个的方法是k1。当光刻中k1值低于0.3时，需要更高的NA、双图版或EUV。将EUV插入间距为40nm的HVM时，k1为0.49。还有空间达到0.3 (25nm间距)，但需要更好的工具，以及掩模3D效果的解决方案。衰减相移遮罩可以帮助遮罩的3D效果。我们还需要更高剂量和更好的抗蚀剂，”HJL光刻公司的莱文森说。

然而，在当今最先进的节点上，双模式EUV似乎是不可避免的。Lam的Wise表示:“制造商已经宣布了5nm和3nm的大批量生产计划，但目前的电阻无法满足这些节点的性能要求。”“这些计划是基于每层多道光刻的应用，其中通过接受增加的成本和设计妥协来放宽抗蚀剂要求。如果在抗蚀性能上没有突破，这些权衡将限制先进节点在能够承受这些高成本和设计妥协的市场上的采用。”

这就是为什么芯片制造商正在推动3nm及以上的高na EUV，使他们能够继续使用更简单的单一模式方法。到那时，芯片制造商也希望新的EUV掩模类型能够解决掩模3D效果。

目标是在2022年之前交付高na EUV工具。“我们面临着加速的压力，并避免在0.33时出现双重模式。如果业界能够从单一模式的0.33切换到0.55，那将会容易得多。将高na EUV投入生产所需的时间比我们想象的要长，”Imec的Ronse说。“这是一个新的机构和系统。即使在2022年或2023年有一个系统，这并不意味着基础设施(电阻、底层、掩模)已经准备好，可以确保你可以将其应用到大批量生产中。”

结论
还有其他技术在研发中，如EUV薄膜，检测工具等。此外，Lam Research最近宣布了一项干阻技术，该技术正在研发中，目标是3nm。为此，各种化合物在化学气相沉积(CVD)系统中进行处理，从而产生EUV抗蚀剂。而不是旋转涂层，电阻沉积在CVD系统的晶圆上，这减少了晶圆厂的电阻浪费。

需求不断增加。所有这些都将花费时间和金钱，回报未知。

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