多图型EUV Vs.高na EUV

晶圆铸造厂终于开始生产7纳米的EUV光刻，但芯片客户现在必须决定是使用5纳米/3纳米的基于EUV的多模制程来实现他们的下一个设计，还是等待新的3纳米及以上的EUV单模制程系统。

这个场景围绕着ASML的电流展开极紫外(EUV)光刻工具(NXE:3400C)与具有高数值孔径镜头(EXE:5000)的全新EUV系统(通常称为高na EUV)。阿斯麦的新型高NA EUV系统仍在研发阶段，其特点是具有8nm分辨率的0.55 NA透镜。作为当前NA系统的扩展，0.55 NA工具的目标是在2023年的3nm节点上，但它可能会出现在更晚的节点上，比如2nm节点。这种猛犸象大小的工具极其复杂和昂贵。

尽管如此，英特尔和其他公司正在推动加速高na EUV系统的开发。这些芯片制造商宁愿避免这样做多模式在5nm和/或3nm处的EUV，而是使用高na的单一模式迁移到下一个节点。这并不是说多模式EUV永远不会被部署。它可以在需要或没有其他选择时使用。

今天，三星和台积电正在使用ASML现有的EUV工具制造7nm芯片，该工具包含0.33 NA镜头。在7nm工艺下，芯片制造商正在使用基于euv的单一制模方法对微小芯片特征进行制模，这种方法通过一次光刻曝光来创建图案。

在5nm工艺上，芯片制造商可能会使用ASML现有的0.33 NA EUV工具，这可能需要单和/或双EUV图案。在某一点上，EUV的双模式似乎是直接的。但人们越来越担心，对许多设备来说，双模式EUV过于复杂和昂贵。在3nm处，三重模式EUV可能是必要的，但被认为是不可行的。

因此，芯片制造商将尽可能延长单一模式的EUV，大约在30nm-28nm间距。“如果你想要达到28nm以下的音高，你可以选择双模式、三模式或高na。每个人都想拥有高na。最好的方法是在现有的数值孔径上使用28nm，然后使用高na，最后使用多种图案，”HJL Lithography负责人Harry Levinson说。

因此，开发高na是当务之急。“在继续改进0.33的同时，我们还需要开发0.55，”研究人员马克·菲利普斯(Mark Phillips)说英特尔芯片巨头的平版印刷硬件和解决方案的研究员和主管，在最近的一次演讲中。“英特尔有一个强大的工艺节点路线图，需要分辨率和EPE (边缘放置错误)继续EUV光刻技术发展的好处。需要高NA EUV以避免0.33 NA掩模分裂，消除掩模分裂的累积EPE，降低工艺复杂性并降低成本。我们需要生态系统在2023年之前准备好支持它。”

在此次活动中，飞利浦向平版印刷商和掩模制造商发表演讲，呼吁采取行动，保持高na EUV的轨道，并解决掩模和电阻剂的技术差距。高na一直是2023年的目标，但根据过去的事件，它有可能下滑的危险。目前的EUV在投入生产前晚了几年。

虽然2023年似乎还很遥远，但高na EUV是一项艰巨的任务，面临多重挑战，需要时间和金钱。它还需要整个设备和材料供应链的协作。即使到那时，也不能保证它能正常工作或保持芯片缩放。

图1:ASML的高na EUV工具。来源:ASML

从光学到EUV
在芯片缩放方面，芯片制造商在每个节点上将晶体管规格缩放或减小0.7倍，从而降低了每个晶体管的成本。这反过来又使开发具有更多功能的新电子产品成为可能。

在20nm之前，制造芯片是一个简单的过程，直到平面晶体管碰壁。从2011年开始，芯片制造商转向22nm和16nm/14nm的finFET晶体管。

FinFETs速度更快，耗电更少，但制造难度大，成本高。因此，现在一个节点的周期已经从18个月延长到2.5年或更长。

光刻技术这是芯片缩放的关键部分，在芯片上形成特征模式，也在20nm工艺上遇到了障碍。光刻工艺开始于一个光掩模．一家芯片制造商正在设计一个集成电路，它可以从文件格式转换成掩模。掩码是IC设计的主模板。

在制程中，掩模被放置在光刻扫描仪中。晶圆被移动到扫描仪中。扫描仪将光通过掩模投射到晶圆上，在晶圆上形成图案。

这是一个在28nm及以上的简单工艺。设计特征被组装在一个掩模上，扫描仪在晶圆上使用单一的光刻曝光，这是一个单一的制模过程。

在20nm时，掩模上的设计特征变得过于密集，使得在晶圆上打印可识别的特征变得更加困难。因此芯片制造商转向了多重模式，原始的掩模形状被放宽，并被分为两个或多个掩模。

“每个掩模然后分别打印，最终将整套原始绘制的形状成像到晶圆上，”David Abercrombie解释道Mentor是西门子旗下的企业．

为了在晶圆上设计这些特征，芯片制造商在晶圆厂使用各种工艺方案，例如双模式或自对准方案，使芯片功能更小。

图2:自对准间隔器避免掩模不对中。来源:Lam Research

图3:双重图案增加密度。来源:Lam Research

多重图形化将IC扩展到7nm，但也增加了每个节点的复杂性。“193nm浸没式光刻正变得越来越具有挑战性，因为为了暴露晶圆图案的一层，你必须进行多个图案。然后你必须把它们排好队，你就有了所有这些问题，”三菱汽车首席执行官藤村昭(Aki Fujimura)表示d2．

总而言之，芯片制造商可以将193nm/多模式工艺扩展到7nm，但在5nm时就变得过于笨重和昂贵。这就是EUV的用途。它简化了工艺，使芯片制造商能够在7nm及以上的工艺上对最困难的特征进行刻印。光刻并不是工厂里唯一的设备。还需要CMP、沉积、蚀刻、离子注入等系统。

今天,ASML正在发布其最新的EUV扫描仪，称为NXE:3400C。使用13.5nm波长，0.33 NA系统可实现13nm分辨率。一个246瓦的源功率单元，使吞吐量170晶圆每小时(wph)。

这两个三星而且台积电最近将EUV的7纳米工艺投入生产，5纳米工艺正在研发中。英特尔也在开发EUV。

由于各种技术问题，EUV的开发时间比预期的要长。许多是固定的，而行业正在解决其他问题，如系统正常运行时间和EUV薄膜．

此外，光阻剂——用于在晶圆上形成图像图案的光敏材料——可能会导致芯片中随机或随机诱导的缺陷。

在7nm时，电阻不太容易受随机影响。现有的电阻足够插入点。这是7纳米节点，大约是40纳米的最小间距，”HJL的Levinson说。

最小节距是指芯片中的金属2 (M2)结构。基于finfet, 7nm铸造节点由40nm到36nm之间的M2间距组成。(英特尔的10纳米制程和7纳米制程类似。)

在7纳米工艺中，芯片制造商从40纳米开始使用单模式EUV。最初，EUV可能被部署在芯片上的难处理金属层，即孔/过孔。

单一模式的EUV是可行的，所以芯片制造商会尽可能地延长它。这是一个移动的目标，但单一模式的EUV延伸到30纳米，可能是28纳米。

现在，芯片制造商正在准备他们的5nm工艺，在那里他们将扩展finfet。台积电的5nm工艺具有30nm的间距。

在这种情况下，芯片制造商正在挑战单线EUV的极限。如果芯片制造商不能扩展单一模式，他们将使用双模式EUV。在双模版中，您将两个掩模上的特征分开，并使用低剂量抗蚀剂将它们打印在晶圆上。

Imec和其他人开发了各种多模式EUV工艺。然而，一些专家认为这太贵了。"我认为从经济角度来看，双重模式没有意义，" HJL的Levinson表示。“在光刻技术中，为了让一切正常工作，你需要这些自对齐方案。这在光刻技术中是没问题的。光学曝光的成本是EUV曝光的三分之一。增加额外的EUV曝光比增加额外的光学曝光要大得多。”

在多模式中，挑战在于将不同的层彼此对齐。“即使我们将多种模式技术应用于EUV，覆盖也将是非常困难的，”Doug Guerrero说布鲁尔科学．

然后，使用低剂量的抗蚀剂，业界认为双图型EUV将起作用。“低剂量的产量优势并不与剂量直接相关，”HJL的Levinson说。“在250瓦的源功率下(使用中间焦点)，20mJ/cm2的抗敏电阻吞吐量比40mJ/cm2的抗敏电阻吞吐量略高50%以上。这意味着20mJ/cm2的双模版曝光工具资本成本比40mJ/cm2的单模版曝光工具资本成本高出30%左右。对于实际的双重曝光，有额外的口罩、消耗品和非光刻操作成本，所以低剂量的双重曝光是一个昂贵的解决方案。”

什么是高na ?
如果性价比高的话，5nm的双图案EUV仍然是一个选择。但与此同时，finfet很可能会在5nm处失去动力。

因此，在3nm工艺上，芯片制造商正在开发一种名为a的新型晶体管nanosheet场效应晶体管．预计在2021年，纳米片是一侧的finFET，周围包裹着一个栅极。波长范围从24纳米到21纳米。

目前还不清楚该行业是否能坚持这一路线图。只有少数几家公司能负担得起这些节点。当然，并不是所有的节点都需要高级节点。超大规模集成电路研究公司(VLSI Research)首席执行官丹•哈奇森(Dan Hutcheson)表示:“gpu、cpu和应用处理器的人想要在逻辑上达到极端的尺寸。”

在5nm及更远的技术上，晶圆代工厂及其客户面临着一些有趣的决定。根据HJL的Levinson的说法，在28nm及以下，晶圆代工厂和他们的客户有以下选择-双EUV，三EUV或高na。

与此同时，在其路线图上，阿斯麦将在2021年再开发一个0.33 NA EUV系统版本，随后在2023年开发3nm高NA系统。ASML有机会达到这一目标。“高na是我们已知知识的延伸。就获得更高的NA而言，这主要是工程工作，”VLSI的Hutcheson说。

基于这一时间表，高na将不会为3nm做好准备。如果没有重大故障，系统可能在下一个节点准备就绪。

无论如何，高na是必要的。“High-NA很可能从2nm节点开始使用，”该公司管理技术总监Rich Wise表示林的研究．“类似于EUV和浸入式的比较，高na有几个价值主张。首先是能够减少在晶圆厂的周期时间，因为单次高NA的通过比多次0.33 NA EUV的通过所需的总处理量更少。二是边缘放置误差。密集的图像最好在光刻掩模上对齐，而不是试图在晶圆厂中对齐几个不同的步骤。三是设计灵活性。某些设计元素只能在单个掩模中实现，高na为这些元素提供了改进的成像窗口。产量也与加工步骤的数量密切相关。通过减少工艺步骤，提高了产量。”

ASML开发高na已经有一段时间了。使用13.5nm波长，0.55 NA系统具有8nm分辨率，吞吐量为180 wph。ASML高级首席架构师Jan van Schoot表示:“这款高na扫描仪的目标是实现8nm的最终分辨率，目的是在未来十年扩展摩尔定律。”

“我们认为需要更小的分辨率，也需要防止双重模式。因此，对于更关键的层，高NA是0.33 NA系统的逻辑继承者。如果你进一步展望未来，0.33 NA将转移到稍微不那么关键的层，”van Schoot说。“使用高na工具的另一个原因是，我们还必须处理对比度和光子射击噪声。我们知道我们需要更多的剂量。剂量在和产量斗争。出于这个原因，我们也可以在这里用更严格的分辨率和更多的对比度来帮助它。如果你有更多的对比度，那么你就可以有效地对抗这个问题，你可以保持低剂量，因此生产力很高。”

高na工具是当前系统的一个更大、更复杂的版本。它包含了更快的阶段。它使用相同的激光等离子体源电源单元。

对于高na, ASML将利用当前工具中的许多技术。许多作品必须从零开始制作。到目前为止，ASML已经完成了系统设计。蔡司正在开发高na光学器件。

不过，在高na EUV准备就绪之前，还有几个部件必须一起完成，包括扫描仪/源单元，掩模和电阻。

各方面都面临重大挑战。根据HJL光刻，主要的挑战是:1)电阻;2)源功率;3) 0.55 NA处聚焦深度小;4)镜头偏振控制;5)拼接问题;6)掩模制作;7)成本。

Brewer Science的Guerrero说:“用于高na EUV的光学系统非常复杂，而且非常昂贵。“光学系统只能拍摄半场，所以每个场需要曝光两次。”

而不是传统的透镜设计，高NA工具将使用一个变形透镜0.55 NA。变形透镜沿互相垂直的两个轴产生不相等的放大倍数。

除此之外，高na工具的工作方式与当前的EUV系统类似，只是进行了一些修改。这个过程是在真空环境中进行的，因为几乎所有的东西都会吸收EUV光。

EUV过程在扫描仪的一个大容器内开始。在容器中，一个小液滴发生器以快速的速度发射微小的锡液滴。然后，在选定的时间，源电源单元向容器发射两个激光脉冲。第一个脉冲击中液滴。第二次撞击同样的液滴并使其蒸发。蒸汽变成等离子体，然后发射13.5nm波长的EUV光。然后，EUV光通过一个可编程的照明器，光子从10个多层镜子上反弹。

此时，EUV光照射在掩模上。然后它在投影光学系统中的六个多层反射镜上反弹。最后，光线以6度角照射在面具上。在这个角度下，反射可能会造成阴影效应，导致晶圆上的光掩模引起的成像畸变。这就是蒙版3D效果。

高na系统解决了这个问题，但也有一些权衡。在今天的0.33 NA工具中，镜头支持4倍放大，最大曝光场尺寸为26mm x 33mm。

然而，在高na时，变形透镜在扫描模式下支持8倍放大，在另一个方向上支持4倍放大。将图像放大倍数从4倍增加到8倍可以提高分辨率并减少阴影效果。

但是，增加放大倍率也会将图像场大小缩小到一半。因此，扫描仪最终可能只在设备的一部分上打印特征。这主要涉及较大的模具尺寸。

为此，芯片制造商必须求助于一种称为拼接的技术。这涉及到用一个蒙版暴露图案的一部分，然后用第二个蒙版暴露下一部分的过程。然后，面具被缝合在一起并打印在晶圆上。

这是一个复杂的过程，它将吞吐量降低到135英里/小时。但为了满足135 wph的规格，ASML为该系统设计了一个储料装置。该系统在同一批次中暴露所有晶圆的前半场。它将晶圆存储在板载储物器中。然后，它暴露了第二个半场。

为了解决这个问题，你可以开发更小尺寸的芯片。另一个解决方案是小芯片。在chiplets，你有一个更小的模具库，然后组装和连接在一个高级包．

一些芯片可能需要高级节点，而另一些则不需要。无论如何，较小的模具或小晶片可以暴露在整个半场。因此，它们不需要缝合。英特尔的Phillips说:“这也是解决高na器件半场尺寸限制的方法之一。”“如果你这样做，你不需要一个巨大的计算芯片。”

不过，吞吐量还是受到了冲击。根据ASML的说法，对于没有拼接的小型模具，吞吐量为155至170 wph。

少了什么
在高na中，还有一些其他的差距，如掩膜技术和抗蚀剂。

在蒙版制作过程中，从蒙版空白开始。EUV掩模坯料由衬底上40至50层交替的硅和钼层组成，形成厚度为250nm至350nm的多层堆叠。在这多层堆叠的顶部，掩模坯料还包括钌基盖层，其次是钽吸收体。

为了解决3D效果，汽车行业可能需要新的更薄的吸收材料。Hoya Blanks的总裁Geoff Akiki说:“高na的3D效果更加明显。”“因此，更薄的吸收剂更重要。这推动了对减少3D效果的新材料的开发。”

这似乎不是个障碍。今天，EUV掩模生产工具也已到位，包括光化掩模检测系统和多光束掩模写入器。缺少的是EUV薄膜。

像掩模一样，电阻在光刻技术中也是至关重要的。对于EUV，该行业使用化学放大电阻(CARs)和金属氧化物电阻。

Lam的Wise说:“今天的EUV电阻是基于化学放大的。”“一个EUV光子(92eV)与电阻相互作用并形成一个初级电子(~80eV)，该电子反过来碰撞并以低得多的能量引起二级电子级联，被光酸(PAG)捕获。这些步骤中的每一步都需要一个有限的距离，例如PAG间隔几纳米，电子在被捕获之前倾向于随机移动几纳米。这种间距变化被称为“抗模糊”，从根本上限制了分辨率。业界的共识似乎是，化学放大抗模糊剂将分辨率限制在30nm以下。”

因此，对于高na EUV，该行业可能需要除汽车之外的电阻。布鲁尔科学公司的格雷罗说:“材料将受到极限的挑战。有人说，化学放大抗蚀剂不具备这种分辨能力。在较高的NA下，随着聚焦的减少，阻膜厚度下降得更多。这意味着将有很少的阻力，以获得良好的对比度和高质量的图像。对比度较低时，粗糙度会被放大。”

在最近的一篇论文中，ASML和Paul Scherrer研究所评估了各种抗静电剂在高na EUV下的性能。结果表明，无机抗蚀剂在低LER和67mJ/cm2剂量下表现出最佳的抗蚀性能(11nm半节距分辨率)。抵抗仍在进行中。

结论
高na耐蚀剂等技术亟待突破。业界正在研究这些问题，但仍有一些未知因素。

与此同时，芯片制造商正在研究不同的架构，以避免芯片的扩展，如先进的封装。有备用计划是很好的，以防高na被推迟或动摇。

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