EUV薄膜终于准备好了

经过一段时间的延迟，EUV薄膜正在出现，并成为关键芯片大批量生产的必要条件。

同时，为景观的膜极端的紫外线(EUV)光刻技术正在发生变化。作为EUV薄膜的唯一供应商，ASML正在将这些产品的组装和分销转移给三井。其他人也在为EUV开发薄膜，EUV是一种下一代光刻技术，使用13.5nm波长在芯片上绘制微小特征。

集成电路供应链的一个关键部分，A薄膜一层薄薄的透明薄膜是昂贵的保护膜吗光掩模在芯片生产流程中。在传统光刻的一般流程中，IC制造商设计一个芯片，然后将其转换为文件格式。然后，在掩模设备中，该文件被转换为掩模。掩模是集成电路设计的主模板。

然后在掩模上安装一层薄膜，防止颗粒在生产过程中落在掩模上。在这一点上，掩模被运送到工厂。在晶圆厂，晶圆和掩模与薄膜在上面放置在光刻扫描仪。然后扫描仪将光通过掩模投射到晶圆上，在晶圆上创建图案。

如果没有包膜，后果将是灾难性的。如果粒子落在掩模上，扫描仪可能会在晶圆上打印出重复的缺陷，从而对良率产生负面影响。保护掩模的另一个重要原因是。据分析师称，目前，前沿光学掩模的平均价格约为10万美元，而EUV掩模的价格约为30万美元。

EUV和光学光刻技术是不同的技术，但流程是相似的。2018年，EUV首次在7nm工艺投入生产时，EUV薄膜还没有准备好。EUV薄膜使用不同的和更复杂的材料比光学光刻薄膜。

尽管如此，一些芯片制造商在没有薄膜的情况下将EUV投入生产，他们制造的先进芯片结果好坏参半。然而，在最新的节点上，过程变得更加复杂，不必要的缺陷变得更小，也更难在芯片中发现。EUV工艺也变得越来越复杂，潜在的缺陷和产量损失正在发挥作用。

幸运的是，EUV薄膜正在出现，以帮助一些但不是所有的问题。因此，在观望之后，EUV薄膜正迅速成为一种需求，并被精选芯片采用。“尝试在没有膜的情况下做EUV是痛苦的。它需要更多的计量技术，而且仍有可能造成产量损失，”HJL Lithography的负责人哈里•莱文森(Harry Levinson)表示。“有了更高的电源和更高的传输膜，人们很可能会决定使用薄膜。”

但开发EUV薄膜一直很困难，该行业仍在努力满足所需的规格。最后，出现了一些选择，包括:

• 阿斯麦的EUV薄膜正在接近所需的规格。阿斯麦还将其EUV薄膜业务转让给三井。
• Imec公布了基于碳纳米管的EUV薄膜的新成果。
• Graphene Square和FST以及几所大学正在研发EUV薄膜。

图1:ASML的EUV薄膜

从光学到EUV
多年来，芯片制造商使用基于光学的光刻扫描仪，再加上面向光学的薄膜，来绘制芯片中的特征图案。光学掩模尺寸为6 × 6英寸，1 / 4英寸厚，由玻璃基板上的不透明铬层组成。

Fractilia首席技术官Chris Mack在视频演示中解释说:“掩模也被称为折线或掩模，包含了你想要在晶圆上打印的内容。”“它有不透明的区域，我们想要阻挡光线，而在我们想让光线通过的地方是透明的。”

每个掩模包含一个或多个模的模式，这取决于芯片的大小。“我们有很多光刻步骤来构建晶体管、隔离、金属化运行和接触孔的所有模式。它们被用来组成这些复杂的集成电路，”麦克说。“我们需要大量的掩模——每个光刻层至少一个。180nm节点设备大约需要25个掩码，32nm节点设备大约需要50个掩码，16nm节点设备大约需要75个掩码。”

最重要的是，掩码上的特征在每个节点上都更小更复杂。光学掩模由类似矩形形状的微小特征组成。

在3nm及以上，芯片制造商希望在掩模上开发曲线形状。“你想要在掩模上采用曲线形状的原因是晶圆质量大幅提高。对于EUV来说，这甚至比193nm浸没式光刻更重要，”东芝首席执行官Aki Fujimura表示d2．

掩模制作在每个节点上也更加困难。要制作光学光刻用的掩模，第一步是制作掩模坯料。由掩模坯料供应商制造，坯料作为掩模的基础结构。

一旦坯料制作完成，它就会被运送到掩模供应商，在那里生产实际的掩模。制作掩模时，要对坯料进行图案、蚀刻、修补和检查。

因为口罩是如此重要和昂贵，所以保护它很重要。这就是膜的作用。在流动的最后，一层聚合物薄膜被安装在口罩上。它就像一个防尘罩，保护颗粒不落在口罩上。“对于DUV和更长的波长光刻，薄膜是普遍存在的，廉价的，由含氟聚合物制成，在曝光波长有超过99%的透过率，”艾米丽·加拉格尔说Imec．

基于光学的光刻和掩模工艺是复杂的，但很容易理解。当芯片制造商在2018年转向7纳米的EUV光刻技术时，这一切都改变了。

芯片制造商利用多重制模技术，将193nm光刻工艺降低到7nm。但在今天的5nm工艺节点上，使用这些技术太复杂了。这就是EUV适用的地方。EUV简化了工艺，使芯片制造商能够在7nm及以上的工艺上对最困难的特征进行刻印。“一次EUV曝光取代了三次或更多的光学曝光。EUV模式显示出更紧密的电分布。单次EUV暴露可以使EPE提高90%，”Kazuya Okubo说，该公司的集成解决方案规划副总裁电话在SPIE先进光刻技术的一次演讲中。

但EUV的投产时间也比预期的要长，原因是技术上的延误。如今，芯片制造商已经开始使用阿斯麦的EUV扫描仪进行生产。该系统采用0.33数值孔径(NA)透镜，分辨率为13nm，每小时生产135至145片晶圆。

三星和台积电正在使用阿斯麦的EUV扫描仪进行7纳米和5纳米芯片生产。英特尔计划在高级节点上插入ASML的EUV工具。此外，三星和SK海力士计划在DRAM生产中使用EUV。

EUV的需求非常强劲。Cowen分析师克里什·桑卡尔(Krish Sankar)表示:“我们估计阿斯ml在2020年的EUV出货量为32台，而确认收入为31台。”“今年，我们预计ASML的EUV将达到40台。阿斯麦2021年的EUV设备供应受到限制。”

除了获得足够的EUV工具，芯片制造商还面临其他挑战。“基本上，EUV 0.33 NA上市的时间比预期晚得多。到那时，浸没式光刻已经实现了多重制版。在许多情况下，我们已经超过了0.33 NA工具单次打印的极限。林的研究．“因此，该行业已经在使用EUV双模式在某些层面上。EUV双图版存在一些挑战，它们与浸没式双图版非常相似。双重模式意味着更多的掩模级别，这可能会带来额外的成本。一般来说，EUV掩模比前几代光刻技术更昂贵。EUV的多重模式是可行的，但也会给客户带来额外的成本。”

为此，研发部门的阿斯麦正在研发下一代高数值孔径(high-NA) EUV技术。该系统的目标是在2022年实现3nm/2nm，该系统的镜头分辨率为8nm，为0.55 NA。

高na EUV有望将行业带回单一模式。“EUV目前的状态是稳定的，并将持续下去，”道格·格雷罗(Doug Guerrero)说布鲁尔科学．“高na仍处于起步阶段。可能要过两年才能有工具可用。也许再过5年，我们才能看到真正的工具。”

EUV掩膜/薄膜挑战
像光刻一样，EUV也需要掩模。不像光学掩模是透射的，EUV掩模是反射的。EUV掩模在其他方面有所不同。EUV掩模由衬底上40至50层硅和钼交替薄层组成。这就产生了250纳米到350纳米厚的多层堆叠。在叠层上，有一个钌基的覆盖层，接着是一个基于钽材料的吸收层。

图2:EUV掩模的横截面。在EUV中，光线以6°的角度照射掩膜。资料来源:Luong, V.， Philipsen, V.， Hendrickx, E.， Opsomer, K.， Detavernier, C.， Laubis, C.， Scholze, F.， Heyns, M.，“Ni-Al合金作为替代EUV掩膜吸收剂，”应用。科学。(8)， 521(2018)。(Imec，鲁汶大学，根特大学，PTB)

EUV掩模与光学掩模一样。一个EUV掩模坯料被开发，然后图案，蚀刻，修复和检查。

图3:EUV掩模制作步骤。来源:Sematech

然而，在EUV的早期阶段，业界坚持认为EUV面具不需要薄膜。业界认为EUV扫描仪在工艺流程中可以保持100%的清洁。他们假设EUV掩模将保持无粒子状态。

但芯片制造商很快意识到，他们无法保证EUV扫描仪在流动过程中保持100%的清洁。突然之间，芯片制造商想要EUV薄膜，但这些组件的开发起步相对较晚。这反过来又导致了EUV薄膜的一些延迟。

基本上，光学薄膜和EUV薄膜使用不同的材料。例如，ASML的EUV薄膜是基于50纳米厚的多晶硅。

EUV薄膜也必须坚固。在EUV中，光被产生并反射到几个镜子上。当EUV光线照射在面罩上的薄膜上时，薄膜的温度将从600摄氏度上升到1000摄氏度。

然后，因为EUV使用反射掩膜，EUV能量通过薄膜两次，一次在通往掩膜的路上，一次在从晶圆返回的路上。理论上，薄膜会散热。但在这样的温度下，薄膜可能会恶化。

对于大批量生产，EUV薄膜必须满足以下领域的各种规格-传输，功率能力，缺陷和其他。检查是另一个问题。

DNP的研究员Naoya Hayashi说:“EUV薄膜需要远高于90%的透光率来支持EUV光刻的缺陷和生产力。”“细胞膜的寿命也是一个问题。”

这一直是一个主要的绊脚石。直到最近，ASML的EUV薄膜的传播率还低于90%。据分析人士称，EUV在这些速率下工作，但它减慢了过程，并将扫描仪的吞吐量从11%降低到20%。

挑战在于找到合适的薄膜材料，既能散热，又能保持理想的传输速率。成本也是关键。

Imec的Gallagher说:“大多数材料在能量更高的13.5nm EUV波长吸收非常强，即使选择了最EUV透明的材料，膜也必须非常薄才能达到90%的透光率。”“这种薄膜通常不能保持足够的强度，以在所需的尺寸上独立。此外，EUV扫描仪环境与许多材料不兼容，并将使薄膜受到泵-排气循环的影响。”

如果这还不够考虑，芯片制造商还需要围绕薄膜开发一种策略。一般来说，他们有三个选择:

• 等待EUV薄膜达到所需规格后再用于生产。
• 进入无膜EUV生产。
• 对一些芯片使用EUV薄膜，但不是所有芯片。

当然，并非所有设备都需要EUV。许多芯片基于成熟的节点，并使用传统的光刻技术进行图形化。

与此同时，在高端，英特尔选择等待EUV薄膜，因为它倾向于开发使用单晶圆片的大型芯片。据分析师称，在最坏的情况下，单模折线中一个粒子加法器的收益率为100%，也就是说收益率为零。分析师说，在同样的情况下，使用双模网线的产量将降低50%。

因此，薄膜对于大尺寸的芯片至关重要，但对于较小的芯片则不那么重要。分析人士说，在同样的情况下，25模十字线的收益率只会降低4%。

尽管如此，三星和台积电最初进入没有薄膜的EUV生产，只是因为这些组件还没有准备好。结果喜忧参半。根据设备行业的多个消息来源，使用EUV，芯片制造商已经生产了大量芯片，尽管产量从令人满意到很差不等。消息人士称，这取决于芯片的尺寸、设计和供应商。

最重要的是，芯片制造商必须经常清洗EUV掩模，以去除结构上的颗粒。然后，供应商必须经常检查掩模，以确保结构上没有缺陷。所有这些步骤都既耗时又昂贵。

为此，台积电开发了一种新的干洗EUV掩模清洗工艺，以减少时间和成本。“与传统的使用超纯水和化学品的湿式清洗工艺不同，干洗技术可以快速去除掉落的颗粒。通过持续的测试和优化，到2020年，降落粒子减少率达到了99%以上，”台积电的三位研究人员James Chu、Ivence Hu和Jenna Chang在最近的一篇博客中表示。

最近，来自ASML的EUV薄膜正朝着理想的规格发展。最初，芯片制造商由于成本、吞吐量和其他因素不愿使用它们——或者他们想使用薄膜，但整合它们需要时间。

据设备行业消息人士称，芯片制造商正受到一些芯片(即较大芯片)产量的影响，这并不令人意外。另一方面，dram可能不需要EUV薄膜。DRAM供应商将增加更多用于冗余的芯片区域，以处理EUV掩模上的粒子。尽管如此，在某些情况下，客户正在抵制，要求他们的代工合作伙伴在特定的芯片上使用EUV薄膜，消息人士补充道。

EUV薄膜供应链
对于那些需要使用薄膜的人来说，选择是有限的。在2010年代中期，ASML、IBM、三星和其他公司都在开发EUV薄膜。随着时间的推移,ASML成为业内唯一的EUV薄膜供应商。

2016年，阿斯麦开发了首款多晶硅基EUV薄膜。当时，ASML的薄膜在一个模拟的175瓦电源上显示了78%的传输。到2020年，ASML将其EUV薄膜的传输性能提高到88%以上。当前薄膜的透射非均匀性规格为0.4%，反射率小于0.04%。

据称，ASML的新型EUV薄膜原型具有90.6%的透射率和0.2%的不均匀性，反射率小于0.005%。功率为400瓦。

低透射不均匀性和反射率是重要的指标。ASML的系统架构师Raymond Lafarre在最近的一次演示中说:“EUVT(传输)不均匀性会影响成像场内的剂量均匀性，从而导致暴露场中的CDU。”“薄膜的EUVR(反射率)应该较低，以避免晶圆上像场角的大剂量。”

制作EUV薄膜很复杂。薄膜的开发是在Teledyne与ASML合作完成的。为了制造薄膜，ASML开发了自己的EUV薄膜组装和安装工具。

为了表征EUV薄膜，RI研究仪器公司开发了薄膜反射/透射测量系统。另一家供应商FMI开发了一种工具，可以在低δ压力下测量薄膜的偏转。

然而，从长远来看，芯片制造商希望从另一个供应商那里采购EUV薄膜。他们希望ASML专注于EUV扫描仪的开发。因此，ASML将EUV薄膜的生产和分销功能转移给三井。

薄膜生产工具已经安装在三井，今年三井将基于ASML的技术增加EUV薄膜的生产。三井对薄膜并不陌生，并且已经生产光学薄膜。阿斯麦将继续研发未来的薄膜。

供应链并不是asml开发的薄膜的唯一问题。在掩模车间和晶圆厂，供应商要检查掩模是否有缺陷。有不同类型的工具来检查EUV掩模，如光化，电子束和光学。

供应商将使用每一个EUV掩模检测。细胞膜在这里起作用。例如，光学检测，掩模车间的主要工具，不能检查顶部有薄膜的EUV掩模。不幸的是，这种多晶硅材料在193nm波长下是不透明的。

所以ASML开发了一种可伸缩的薄膜。在操作中，EUV薄膜自动升起，并有一个工具检查掩膜。一旦任务完成，薄膜就会自动降低并重新附着在EUV掩模上。

这真让人头疼。幸运的是，Lasertec公司已经开发出一种光化图案掩模检测系统。由于APMI使用与EUV相同的13.5nm波长，该系统可以检测顶部有薄膜的EUV掩膜。

与此同时，从长远来看，EUV薄膜还面临着其他挑战。“很少有材料具有超过90%的高EUV传输潜力，同时兼容600W以上EUV功率的材料就更少了。此外，薄膜必须很坚固，才能悬浮在大面积口罩上(~110毫米x 140毫米)，”Imec的研究人员约斯特·贝卡尔特在最近的一篇论文中说。来自Imec和ASML的其他人也为这项工作做出了贡献。

一段时间以来，Imec一直在开发基于碳纳米管的EUV薄膜。碳纳米管以碳材料为基础，具有比硅更好的电学和热性能，并且在重量为钢的六分之一的情况下，强度是钢的100倍。

图4:Imec的碳纳米管薄膜。来源:Imec

碳纳米管是一种微小的卷起来的圆柱形石墨烯薄片，有不同的版本。单壁碳纳米管由一个卷起的石墨烯薄片组成，而多壁碳纳米管由几片石墨烯薄片组成。

Imec的纳米管薄膜还没有完全做好大规模生产的准备，但研发组织已经取得了一些令人印象深刻的进展。Imec的薄膜在ASML的EUV扫描仪上的传输率为97.7%。

Imec的Gallagher说:“我们已经描述了不同类型的碳纳米管材料，但真正的重点是碳纳米管膜是可调的，可以根据每个碳纳米管的管壁数量、管的密度和捆扎程度等变量进行调整。”“为了本文的目的，我们讨论了壁——单壁、双壁和多壁CNTs。它们有不同的优点和缺点，但当暴露在类似EUV扫描仪的条件下时，多层墙壁表现出更稳定的行为。”

单壁和多壁膜都很有前途。“两种类型都表现得很好，在CD均匀性、LWR和耀斑的无膜参考上表现出最小的成像差异。根据测量到的EUV吸收率，这些薄膜上的EUV吸收率在95.3%到97.7%之间，预计剂量会略有增加，”Gallagher说。

纳米管薄膜的另一个优点是检查。Gallagher说:“碳纳米管在所有的检测波长下都是透明的，可以进行DUV和光化检测。”

结论
显然，EUV膜对于持续的鳞片是很重要的。值得庆幸的是，asml开发的薄膜已经到货，供应链也很稳固。

尽管如此，芯片制造商希望有更多不同的EUV薄膜选择，特别是在EUV的挑战增加的情况下。

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