不同的方法分解内存墙。
激增的数据驱动需要新的IC方案与更多和更快的内存类型高端系统。
但也有许多挑战在内存中,包装和其他方面。例如,在系统中,数据处理器和之间来回移动动态随机存取记忆体对于大多数芯片,这是主内存。但有时这种交换导致延迟和功耗,有时也称为内存墙。
在高端服务器系统解决这些问题,厂商可以使用更快的后发展出。另一个解决方案是和内存的堆栈和集成逻辑高级包。这个想法是为了拉近逻辑和内存来加快这一进程,打破内存墙。
在高端,有几种包装选项放在桌子上。在许多情况下,这些包可能包含一个逻辑模技术高带宽内存(HBM)。3 d设备,像一个小立方体,HBM栈DRAM模上互相提升内存带宽的系统。到目前为止,HBM高端系统中杀出一条血路,尽管技术是获得蒸汽在推动数据密集型工作负载和游戏一样,机器学习和其他应用程序。
“HBM提供了更高的带宽和功率效率更好,”Jan Vardaman表示TechSearch国际。“据说HBM提供更好的微微焦耳每一点比其他内存选项AI加速器”。
在市场上销售了一段时间,HBM正朝着一个新的、更快的规范。HBM,随着各种包类型,仍将是昂贵的。和压低成本仍将在几个制造挑战困难。HBM不是用于个人电脑和智能手机,因为它的大型和昂贵的。
然而,今天的HBM可能不是足够跟上未来的带宽需求。所以,供应商正在研究新技术。其中包括:
图1:未来hbm与混合成键和3 d后发展出。来源:Xperi
更多的数据
的数据量是网络中爆炸。全球互联网协议(IP)流量,或者在互联网的数据流,预计将达到每年4.8字节(ZB)到2022年,从2017年的每年1.5 ZB,根据思科。ZB是1万亿字节。
数据是由个人电脑,智能手机和其他系统,然后运送和处理服务器在数据中心。许多组织都有自己的数据中心。此外,亚马逊、谷歌、微软和其他公司经营超大型数据中心,更大的设施,提供第三方云服务。
超大型数据中心设施至少有10000平方英尺和最少5000服务器,根据IDC。超大型数据中心的总人数将从338年的2016增长到628,到2021年,根据思科。这些中心将在2021年占IP流量的55%,高于目前的39%,思科说。
流量的激增推动更快的服务器有更多的内存需求,但有一个问题。“内存带宽是下一代平台的一个关键瓶颈”Manish托说,高级产品营销经理英特尔在最近的一份白皮书。
简单地说,DRAM无法跟上系统的带宽需求。但DRAM厂商正在采取措施解决这些问题,朝着一个新的数据传输规范。
今日将DDR4接口标准。Double-data-rate (DDR)技术转移数据每个时钟周期的两倍。DDR4高达3200 mbps。现在,DRAM厂商加大设备基于新的DDR5标准。DDR5支持高达6400 mbps。
还有其他的变化。这个行业正在寻找方法来拉近内存和处理功能的系统。
多年来,oem厂商一般放在单独的组件,比如处理器和内存,系统在黑板上。但对于服务器,将离散的芯片在董事会占据太多的空间和低效的数据从一个设备转移到另一个。
约90%的能源消耗的内存用于传输数据,根据应用材料。“移动内存接近计算可以缓解这个问题,”肖恩SK Kang说,半导体产品组负责人应用材料,在最近的博客。“正在从事多种策略以增加功率和性能的内存和计算效率,包括内存优化对于边缘和存储应用程序,新系统芯片(SoC)的包装方案,3 d包装使用tsv,内存计算,也有可能带来一个8 x减少能源。”
这里有几个选项。一种选择是将多个死于相同的包中。“因为记忆是垂直堆放的,3 d内存解决方案提供最大容量与更小的外形相对应,“英特尔的托说。
HBM包装选项
传统上,在高端系统,包装房屋集成逻辑死了,HBM 2.5 d包。asic fpga或gpu可用于逻辑死。三星和SK海力士HBM的主要供应商,而另一些则看市场。不同的包装房子HBM纳入一个包。
在2.5 d,逻辑和HBM并排放置的顶部插入器,它包含在矽通过(tsv)。插入器充当芯片和董事会之间的桥梁。反过来,这让逻辑更接近的记忆,使更多的带宽。
但是2.5 d也是一个昂贵的解决方案。包的尺寸很大,它伴随着热管理挑战。这就是为什么2.5 d是高端应用。
很难降低成本。2.5 d是一个稳定的市场,但是体积相对较小,不足以抵消是一个复杂的制造过程。
HBM有许多相同的问题。最初在2013年宣布,第一个hbm 4-die堆叠DRAM产品1 gb容量。HBM有1024个I / O,每个I / O或销1 gbps的速度。这相当于128 gb / s的带宽。I / o是中间结构或垫。他们连接的信号从芯片到包的别针。
今天的HBM产品,基于HBM2规范,使4/8GB能力。它有相同数量的I / o(1024),但是销速度是2.4 gbps,相当于307 gb / s的带宽。
三年前,HBM耗资约120美元/ GB。今天,单位价格HBM2(与4栈DRAM模16 gb)大约是120美元,据。这还不包括包装的成本。
最新的HBM版本是基于HBM2E规范,8/16GB能力。它有1024 I / Os 3.2 gbps转移率。说:“这意味着你得到更多的带宽Jeongdong崔承哲,分析师。
带宽410 gb / s, HBM2E抽样。“HBM2E时代将发生在2020年上半年,“崔书记说。
HBM3,下一个版本4 gbps转移率与512 gb / s的带宽。“HBM3将公布2020年2 h,”崔书记说。“HBM3之后,还没有具体的路线图。”
在所有情况下,HBM栈DRAM模的相互连接tsv。例如,三星HBM2技术由8个8 gbit DRAM模、堆放和连接使用5000 tsv。总共HBM2使307 gb / s的数据带宽,相比与四DDR4 dimm 85.2 gb / s。
最近,三星推出了一个新的HBM版本,栈12 DRAM模,使用60000 tsv相连。包厚度类似于8-die堆栈的版本。“这是为数据密集型应用程序,如人工智能和高性能计算,”吉姆埃利奥特说,销售和市场营销的高级副总裁三星。”,让我们24 g的密度。这是一个比前一代3 x好转。”
HBM2E最终HBM3更快。但在每一次迭代,2.5 d / HBM包变得更加困难。
在制造流程,逻辑和DRAM模分别在工厂制作的。在HBM流,形成微小的tsv在每个DRAM模使用腐蚀过程中,紧随其后的是铜。CD均匀性是至关重要的。
然后,小铜microbumps形成的死。提供小疙瘩solder-based互连结构,快速不同模之间的电气连接。在HBM,肿块直径25µm 55µm音高。
突起形成的tsv使用一系列的沉积、光刻等步骤。“由于需要堆栈DRAM芯片,TSV技术需要,这将涉及提高分辨率和更严格的覆盖从光刻技术的角度来看。更大的挑战是die-to-die变化由于叠加,从而影响产量。这对光刻技术不是问题,但对其他进程”,高级的技术营销总监Shankar Muthukrishnan说Veeco。
事实上,有几个挑战与小节距结构。”到更高的带宽的互连,互连节,因此焊接体积必须缩小,”Thomas Uhrmann说,电动汽车集团的业务发展总监。“由于这些原因,它是更具挑战性的控制液化系统,如焊芯片组装期间,,由于不受控制的焊料挤出短裤之间的接触是最常见的失效机理。
与此同时,一旦形成肿块,死去了,放在一个临时的载体。结构的背后是变薄,使tsv。然后,microbumps背面形成的死。边界点临时载体,导致死疙瘩两侧。压力是键/舒解中的一个问题。
最后,DRAM模连接并相互连着,和一个未充满材料之间插入每个死去。
小模数需求,行业使用热压缩成键(TCB),这是一个缓慢的过程。TCB接合器拿起一个死,将从另一个死疙瘩。它债券疙瘩使用武力和热。
TCB正在取得进步。“Pre-fluxing衬底TCB的生产力有所提高,但仍然低于标准的倒装芯片,”鲍勃Chylak说,全球工程副总裁Kulicke &本(K&S)。
HBM堆栈和逻辑模安装在一个硅插入器在2.5 d包。之后,有更多的步骤。
除了2.5 d,与此同时,还有其他的包装选择,可以降低包装的成本甚至HBM。英特尔为例,开发了一种硅桥,这是另一种插入器。一座桥利用一小块硅与路由层连接一个芯片到另一个包。
英特尔是指其作为嵌入式Multi-die互连的桥桥(EMIB)。使用EMIB,英特尔可以结合四个HBM2栈和一个10 nm FPGA中system-in-package(SiP),使512 gb / s的带宽。
扇出与此同时,另一个包装的选择。通常,扇出包是用于汽车、服务器和智能手机。
”(扇出)是一个具有成本效益的方式来达到更低调的包不使用的无机基质生产芯片包更薄更快而不需要插入器或through-silicon-vias (tsv),“雪莱Fowler说,主要应用工程师布鲁尔科学在一个博客。
日月光半导体和其他正在开发与HBM扇出包。“电气性能比2.5 d插入器解决方案,”John Hunt说高级的工程总监日月光半导体。“你有插入损耗少,比2.5更好的阻抗控制和降低翘曲的d。这是一个低成本的解决方案,更好的电气性能。所不同的是,2.5 d可以做更精细的线条和空间。但我们可以用我们目前的路线HBM2死了2μm线和空间”。
在扇出,芯片晶圆上的小块。模具放置在wafer-like结构环氧化合物。扇出包的数量是wafer-like结构开发的。
在生产中,wafer-like结构容易弯曲。然后,当模具嵌入晶片,他们倾向于移动,造成不必要的影响称为死的转变。这影响产量。
先进的hbm
在研发,与此同时,业界正致力于新技术来克服的局限性与今天的包。
在2.5 d,例如,最先进的microbumps 40μm音高的微小结构。一个40μm节相当于25μm肿块直径有15μm间距。
展望未来,该行业可以扩展bump俯冲到20μm,可能10μm。然后,颠簸的纵横比和柱子变得难以控制。
所以从20μm 10μm撞球,这个行业需要一个新的互连解决方案,即铜混合成键。为此,我们的想法是使用copper-to-copper堆栈和直接连接模扩散连接技术,从而消除碰撞和柱子的必要性。
这使一个新类的2.5 d包,3 d-ics和hbm。这些可能会出现2021年或更早。一个3 d-ic是一个系统级的设计,模拟传统的系统级芯片(SoC)。与soc集成所有的功能在一个死,3 d-ics集成小死于一个包。可能3 d-ics有更低的成本和更好的收益。
铜混合键并不新鲜。多年来,该技术已被用于CMOS图像传感器。但迁移的技术先进的芯片堆叠,如内存内存和内存逻辑,是具有挑战性的,涉及到复杂的fab-level流程。
“人们试图设计chip-to-wafer结合在这一过程中,“K&S Chylak说。“这是具有挑战性的,因为它需要一个类1洁净室迷你环境装配机。0.2的机器需要高精度μm 3-sigma。这将是一个昂贵的机器。”
尽管如此,台积电和其他正在开发铜焊接技术。其他技术从Xperi许可,这被称为直接债券互连(DBI)。DBI使球1μm。
一些图像传感器供应商许可DBI。联华电子和其他人也许可。“我们相信晶片键合是将来的一个主要技术趋势,”史蒂文Liu表示,企业营销的副总裁联华电子。
混合键可用于债券两个晶片(薄片焊接)和芯片晶圆片(die-to-wafer键)。
流中,金属垫是嵌入在一个晶片。表面是平面型,其次是等离子体激活步骤。重复的过程与一个单独的晶片。晶片是使用dielectric-to-dielectric债券保税,紧随其后的是一个与金属连接。
在研发,使用混合粘结,供应商正在研究新形式的HBM,如16-die栈较低的配置文件。一些正在堆积三DRAM死了,被称为3 ds。台积电已经演示了一个四DRAM模堆栈。
Xperi的技术,每个死亡之间没有填充不足。“今天,他们堆积高性能DRAM是使用倒装芯片或热压缩债券。他们的问题是:1)扩展到一个更好的球场;2)处理填充不足,“Invensas总裁克雷格·米切尔说,是Xperi的一部分。“当你填充不足,它不是高导热。结果是死在栈的底部和死在堆栈的顶部处于不同温度比死在中间。”
消除填充不足使一个低调的堆栈。“栈的行为更像一个死。我们得到更均匀的上升暖气流在堆栈,”米切尔说。
如上所述,铜混合结合先进的包装是一个挑战性的过程。“薄片焊接有两个致命的缺陷,“K&S Chylak说。“芯片需要是相同的大小。在大多数应用程序中,这将不是这样,所以你失去宝贵的硅空间。”
另外,晶片产量并不总是完美的。假设两晶片的收益率是80%。“由此产生的包将收益率报64%,”Chylak说。“你最后结合一些好的死坏的。”
结论
很明显,有几个包装HBM选项。HBM,当然,并不是所有的应用程序。你不会看到它在智能手机领域,也不会取代DRAM。
但HBM在高性能应用中变得越来越重要。问题是它能保持在爆炸对数据的需求。
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