未来几十年制造业和包装行业将发生怎样的变化。
第一部分这一预测着眼于不断发展的晶体管结构和光刻平台。这份报告考察了互连和包装方面的革命。
当谈到设备互连时，铜是很难打败的。它的低电阻率和高可靠性已经非常好地服务于芯片上互连和芯片之间的电线。但在逻辑芯片中，随着互连堆栈上升到14级范围，电阻-电容(RC)延迟在总延迟中所占的比例越来越大，晶圆厂正在寻找替代金属来保持性能。
减少RC延迟和帮助缩小标准尺寸电池的一种选择是后功率传输。这个有点激进的提议是通过芯片的背面而不是正面来提供设备电力，从而缓解互连拥塞并改善电力传输。第二种选择是混合键合，它提供了各种优势，包括以最小的延迟组合不同设备的能力。
在IBM开发双大马士革方法将铜互连器件沉积成线路和通孔之前，工业界在减法沉积和蚀刻方案中使用铝。现在，由于衬里金属(通常是钴)和屏障对电阻率的影响，铜互连已经达到了其缩放极限。替代金属不需要衬垫或屏障，但它们的集成可能需要过渡回沉积和蚀刻过程。这种集成方案的变化代表了互连工艺的巨大变化——宽互连上的双阻尼和窄互连上的减法蚀刻方案将在同一条生产线上运行。
钌和钼似乎是最强的候选人用于取代铜，预计将首次在DRAM的埋字线或逻辑器件的最精细金属水平上实现。
“在蚀刻过程中和蚀刻之后控制金属的氧化将是一个巨大的挑战，特别是在使用高纵横比金属线来获得较低电阻的情况下，在线之间集成空气间隙将是理想的，”技术人员和技术总监Robert Clark说电话．空气是最终的低k材料(k = 1.0)，但它牺牲了结构支撑，不像低k介质(3.3)和二氧化硅(3.9)。
尽管如此，领先的芯片制造商和工具供应商正在追求以气隙为介质的Ru和Mo减法蚀刻。就这两种金属而言，钌远不容易氧化，使其更适合蚀刻和清洗工艺。钼易氧化，与大马士革流更相容。
IBM和三星开发了一个钌气隙集成方案，解决了一个即将出现的问题，紧密间隔，高互连线。[1]
IBM研究院高级工程师Chris Penny表示:“我们遇到的一个挑战是，当我们试图用CVD填充这些狭窄的间距线时，会出现线路摆动。“我们开始进入将线条拉在一起的凝聚力，你会得到显著的CD变化或线条崩溃，这是我们在IITC上展示的。”
Penny描述了一种使用间隔拉方法的顶部穿过工艺流程，这类似于双色的双图案。自对齐石刻蚀刻(SALELE)步骤形成顶部通孔和下面的金属线。Penny指出:“我们将图案直接转移到钌中，因此在设计空间中具有很大的灵活性。”“你不局限于窄线，也不局限于宽线。”
为了尽可能地延长铜工艺，芯片制造商正在消除通孔底部的阻挡金属沉积(TaN)，这对通孔电阻率有显著影响。IBM/三星团队展示了18nm间距钌线，纵横比高达4:1，周围有气隙。
图1:在铜双大马士革中去除通孔底部的TaN，与减去钌和气隙方法相比，通孔电阻的降低大致相当。资料来源:IBM Research
后方电力输送
互连方式的另一个颠覆性变化涉及到背面功率传输(BPD)——将功率传输到晶圆背面，这样晶体管以上的互连层只携带信号。分裂的原因是电力输送和信号传输有不同的需求。电源最终遵循低电阻路径(更粗的电线)，但大电流使其容易受到电迁移的影响。对于信号，工程师希望低电容和小截面，但有些电阻是可以的。在高级逻辑中，有12到14个金属层，功率密度会上升，电源电压(IR下降)也会显著上升。
Imec的BPD方法使用了细间距nanotsv(间距200nm，深度320nm)，从metal-0向下延伸，并通过严格的覆盖控制降落在地下的动力轨道上。他们使用finFET测试设备实现这一目标，方法是将正面连接到载流子晶圆上，稀释晶圆，然后蚀刻并填充tsv。通过采用背面解耦电容器(金属-绝缘体-金属电容器)，红外降进一步降低。该设计可扩展到2nm节点以上，因为tsv不消耗标准电池区域。
BPD可以减少标准细胞的轨道数量。除了imec的方法外，还有另外两种处理复杂度不断增加的后端电源传输方案。这三家公司都面临着将晶圆细化到̴10微米的挑战。他们需要对齐背面和正面的连接，还有关于串联电阻的担忧——尤其是在堆叠芯片的情况下。但一旦建立了后台配电网络，芯片制造商现在有了另一种自由度，可以在后台加入无源或有源设备。
也许互连密度最引人注目的变化与混合键合有关。实际上，混合键合正被用于实现后功率分配。混合粘接涉及铜连接和周围电介质的粘接，单位面积上的连接比铜微凸点多1000倍。
W2W (Wafer-to-wafer)混合键合比D2W (die-to-wafer)混合键合更为成熟。EV Group首席技术官Thomas Uhrmann表示:“芯片到晶圆的对齐要复杂得多，因为你要管理的是晶圆四个角的位置，而不是两个晶圆的整体位置。晶圆键合最常用于相机图像传感器中像素阵列与底层芯片的键合。“混合键合是2010年图像传感器领域的游戏规则改变者。YMTC是第一个做混合键合的NAND供应商。事实上，目前大多数从事混合键合的NAND闪存公司都有图像传感器混合键合的经验。”
图2:不同集成级别的互连间距和带宽。来源:EV Group
混合键合的关键工艺步骤包括电镀(ECD)、CMP、等离子体活化、对准、键合、烧结和退火。虽然这些工具已经成熟，例如，用于制造双大马士革铜互连和倒装芯片键合，但对于混合键合的需求，工艺还需要完善。其中包括小于100nm的对准精度，芯片到晶圆键合和单点工具的清洁度的新水平，具有0.5nm RMS粗糙度的卓越CMP平面度，以及用于最佳键合的电镀。
虽然晶圆厂正在将即将完成的设备相互连接，但芯片制造商已经期待在晶体管层面使用混合键合，例如允许在硅上组合GaN。
行业分析师迪安·弗里曼(Dean Freeman)表示:“当你开始使用混合键合技术来组合晶体管时，这就变得非常有趣了，因为现在的晶体管间距比我们所期待的封装要紧凑得多。”“英特尔和其他公司已经将GaN与硅结合起来，这非常有趣。这是射频在通信设备中的一个很好的机会，因为现在，你已经有了逻辑与GaN(最终是碳化硅，甚至可能是另一种材料)的速度相结合，将通信方面的工作扩展到太赫兹波长范围，然后开始将毫米波从我们目前的5G技术中吹出来。”
先进的包装
从soc到多芯片包和系统的巨大转变，真正将性能、功耗和成本指标从芯片转移到系统。“性能问题不再仅仅是硅的问题，”弗里曼说。“现在的问题是包装，我们如何堆叠这些小芯片，我们如何设法把热量散发出去?”而电源管理似乎一直是我们的致命弱点。”
异构集成是指在不同器件技术上的集成，如光学与逻辑的协同封装、2.5D微处理器与HBM，以及可以绑定内存、逻辑、高带隙器件、射频等的3d - ic。该公司技术开发副总裁Steven Hsu表示，这些变化“对于通过提高性能、降低功耗要求和提高成本效益，将新兴应用程序引入主流也至关重要。联华电子．
Mike Kelly，高级封装和技术集成副总裁公司该公司表示，2.5D和3D集成将扩展到所有半导体应用。“然而，低成本应用程序和高性能市场之间的挑战将有所区别。低成本应用需要创新来实现大批量应用。”
“向芯片的过渡意味着这些芯片之间的高带宽接口，这是高级包的驱动力。高带宽和小芯片尺寸需要高信号速度，通常需要宽接口总线，”Kelly说。“后者对较小的凸模和较小的凸模施加了相当大的压力。这反过来又需要更先进的设备来实现模具和互连之间的良好对齐。在保持高通量的同时，高精度的放置是非常重要的。”他补充说，高速要求该行业不断推动低k介电材料。
芯片问题是，当公司通常不愿意共享芯片数据时，包含不同制造商的芯片的多芯片封装将如何组装，这可能会通过在整个行业中出现的小型财团来解决。“这将是一些大公司，然后他们将推出某种类型的平台或脚印，他们之间将实现这一目标，”ibm的工程副总裁Chip Greely说Promex行业．“然后其他人都会在外面看着里面说，‘我怎么才能进去?“我设想有三四个这样的小财团。然后最强的公司会在最后接管。但在此期间，你有了芯片的想法，它仍然是非常实用的。使用倒装芯片，我们可以很容易地将许多芯片放入相同的基板中，并与金属rdl连接在一起，以连接所有接口，因为组装的基本原理-模具连接，倒装芯片和线键合-没有改变。”
前端和后端进程之间的界限不像以前那么清晰了。UMC的Hsu表示:“FEOL和BEOL之间的传统界限正在模糊，因为3D封装、W2W/C2W键合以及模具互连封装密度的持续缩小继续获得吸引力。”“这意味着FEOL和BEOL将在这些竞争激烈的领域展开正面竞争，事实上，我们已经看到代工厂逐渐扩大他们的服务，包括传统的OSAT功能，特别是在先进产品领域。从长远来看，FEOL和BEOL的高度集成将是实现高性能系统的必要条件，这将对未来的行业格局产生影响。”
APSTL的CTO和国际半导体与器件路线图(IRDS)封装集成部分的主席Dev Gupta警告说，任何对封装趋势的技术预测都应该反映过去获得的知识。“今天先进包装中使用的所有技术中，约有三分之二是几十年前由摩托罗拉和英特尔发明的。”Gupta提到了电镀焊锡凸点倒装芯片以及核心和无核心有机基板，他拥有这些专利。“1995年，热压缩键合技术被用于机器人组装手机中的GaAs射频模块，[２]1998年，有机基材进入大批量生产。2002年，用于服务器的无芯有机基板已投入生产。”
Gupta强调，高性能计算的先进封装的目标主要是将寄生电容的封装影响降到最低，还有电阻和电感。他说:“应该寻求新的方向，以尽量减少对热机械应力和可靠性的影响。”
曹立红，工程技术营销高级总监日月光半导体，在最近的IEDM会议上，研究了扇出封装对封装(FOPoP)、FO基板上芯片和focos桥接的不同细分市场。[4]对于高密度模-模连接，桥式模可实现0.8µm L/S的模间通信，特别是在移动封装、高性能计算和AI/ML中。另一方面，她强调了FOPoP作为紧凑形式高密度集成的关键平台的持续有用性——用于应用处理器、移动天线封装和协同封装的硅光子学应用。缺少衬底消除寄生电感，使一个更薄的整体轮廓。
扇出包装最大的制造挑战包括模后移位和翘曲。翘曲是由材料之间的热膨胀系数不匹配引起的。Amkor拥有多达6个再分配层的合格FO方法。Kelly并没有预测需要超过6层，但他预计RDL线条和空间将从今天的2微米增加到0.5 - 0.8微米。他说:“虽然亚微米所需的光刻技术已经存在了几十年，但可能需要为包装应用设计的能够处理高翘曲的更新版本的光刻设备。”
在未来几年，硅中间体可能会被有机中间体所取代。“尽管它们在先进封装中站稳脚跟，但由于成本(即可用性)和高速性能特性的原因，带Cu tsv的Si插入体将逐渐被有机插入体取代。随着时间的推移，有机插入体的最小可用特征尺寸将被驱动到1微米以下的线条和空间，”Kelly说。
Kelly还认为，随着业界越来越多地采用更大的晶圆，SiC晶圆需要200毫米的晶圆后磨和切丁设备。“大多数行业的晶圆碰撞能力是200mm和300mm晶圆。在最近在200mm晶圆上引入SiC之前，要获得带有倒装芯片凸点的150mm晶圆是极其困难的。”
最后，业界继续逐步改善芯片封装和散热器之间使用的热界面材料(TIMs)的导电性，但这些材料的导电性是有限的。半导体封装大约90%的热量是从顶部散发出去的。TIMs是含有固体过滤颗粒(氧化铝或银)的聚合物基材料，根据颗粒负载增加导电性。然而，Amkor的Kelly指出，在FCBGA中，这些材料的热电阻率通常限制在10W/mK。他补充说，业界正在评估石墨基TIMs。“金属TIMs和焊料虽然已经在包装中使用多年，但正在渗透到更广泛的细分市场，在这些市场中，热管理在历史上不太受关注。”
结论
随着该行业越来越多地采用新型互连材料、后端电源传输、混合键合和先进封装，人们将了解到许多有关这些工艺的制造细节。在所有途径用尽之前，将对铜互连进行小的改进，例如去除大马士革铜通孔底部的TaN障碍，特别是当新的集成方案提出重大挑战时。
参考文献
有关的故事
铜互连能走多远?
创新的方法不断扩展铜线和通孔的性能。
后方电力输送的挑战
BPD提高了性能，但需要晶圆键合，衬底变薄，可能还需要新的互连金属。
混合债券进入快车道
各公司正在加速寻找最具生产价值的3D芯片堆叠工艺。
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