领先的代工供应商已经完成了从传统平面工艺到finFET晶体管时代的挑战性过渡。

第一个finFETs我们基于22nm节点，现在业界正在大力发展16nm/14nm技术。展望未来，问题是finFET可以扩展到什么程度。

事实上，三星的10nm finfet预计将在年底前大幅提升。10nm finfet的挑战基本上是已知的．

7nm finFET预计将是16nm/14nm和10nm finFET的进化扩展。芯片制造商预计不会对7nm工艺的结构或材料做出任何根本性的改变。

不过，7nm技术也带来了一系列新的挑战。“一切都变得越来越困难，”美国半导体和互连集团高级主管迈克·丘德济克(Mike Chudzik)说应用材料．”光刻技术成本、产量、性能和可变性都是问题。所以，也许更好的问题是——“对于7nm来说，什么不是一个巨大的挑战?”’”

然而，有一种工艺在7纳米光刻技术中脱颖而出。事实上，铸造厂最初指望的是极紫外线(EUV)该节点的光刻。但就目前的情况来看，EUV还没有为7nm制程的早期阶段做好准备，这促使业界利用传统的193nm浸渍和多种模式。

“最大的挑战和创新将会出现在图案上，”该公司先进技术开发副总裁马特·帕吉(Matt Paggi)说GlobalFoundries．“你会看到我们把光刻技术的规则推向极限。”

如果这还不够，那么7nm工艺还有其他挑战。“除了与多种模式相关的挑战，例如边缘放置错误，pitch walk和成本互连RC延迟是限制性能扩展的另一个重要问题，”at全球产品集团首席技术官杨攀表示林的研究．代工客户开始着手解决7nm工艺的设计问题。他们还需要处理制造问题，以便对他们的设计时间表有更现实的期望。

为了帮助行业领先于制造曲线，半导体工程研究了一些更具挑战性的7纳米工艺步骤。这包括掩模制作、模式化、晶体管形成、互连和过程控制。

节点与成本
在深入研究工艺步骤之前，有几个关于7nm的问题。首先，“7nm”一词的最初含义尚不清楚。可以肯定的是，10nm和7nm节点的定义都是模糊的，如果不是令人困惑的话。

一旦工厂推出7nm工艺，规格可能会五花八门。根据IBM的说法，假设7nm finFET的门长为12纳米到18纳米，门间距为45纳米到55纳米。此外，7nm可以有6nm或5nm的翅片宽度，这是或接近翅片结构的物理极限。

分析人士称，相比之下，英特尔的14nm finFET技术的栅极长度为20nm。它的门间距为70纳米。

无论如何，有一点是确定的——在晶圆厂生产7nm的成本很高。一般来说，10nm和7nm工艺可以用几乎相同的晶圆设备制造。Gartner分析师Samuel Wang表示:“就装机容量而言，7nm逻辑工艺可能需要1.6亿美元的晶圆厂设备投资，以生产每月1,000片晶圆。”“这比28nm工艺提高了60%。”

还有其他可变的制造成本，包括原始硅片、劳动力和公用事业。最重要的是，在7nm时，循环时间也很长。“7nm逻辑可以拍80张以上的照片，如果浸入193nm和多个模式都被利用了，”王说。“相比之下，28nm工艺需要50道。”

相比之下，在16nm/14nm有66个掩膜步骤。“基于这些因素，你可以看到7纳米工艺的复杂性和潜在的产率影响，”他说。

掩模制作
在7纳米技术上，芯片制造商希望以互补的方式使用两种类型的光刻技术——euv和浸没/多模式。

然而今天，EUV在7纳米的地位是不确定的。因此，芯片制造商最初计划使用193nm浸泡/多模式。然后，如果它准备好了，EUV将稍后插入一些层。如果没有准备好，EUV将滑到5nm。

如前所述，光刻决定了光掩模类型和规格。掩模是流的关键部分。面具制作完成后，就会被运送到工厂。掩模放置在光刻工具中。然后，该工具通过掩模投射光线，掩模反过来在晶圆上形成图像图案。

掩模制作在每个节点上都变得更加困难。例如，193nm波长的光刻在40nm半距处达到物理极限。为了处理高级节点的衍射问题，掩模制造商必须在掩模上使用各种十字线增强技术(ret)。

一种RET，称为光学接近校正(OPC)，用于修改掩模图案，以提高晶圆上的印刷适性。OPC利用辅助功能，这些功能在每个节点上变得越来越小，越来越复杂。

此外，每个掩码集的掩码数量在每个节点上都在增加。例如，在16nm工艺中，每组掩模有60个掩模eBeam倡议．根据调查，这一数字预计将在11纳米以下跃升至77。

“多模制增加了制造特定芯片所需的掩模总数，”英特尔首席执行官d2．“这已经给每个口罩的制造时间带来了压力，但每种口罩的图案也变得越来越复杂。这是因为每个特性都需要更精确地编写。

Fujimura说:“需要更激进的OPC，如ILT(反光刻技术)或接近ILT形状的形状，以获得所需的工艺窗口。”“这使得口罩的形状更加复杂，需要更精细的几何形状和间距。”

因此，使用今天的电子束掩模编写器将需要更长的时间来编写或设计掩模。这反过来又相当于更长的口罩周转时间和更高的客户成本。

Fujimura说:“此外，掩模复杂性的增加和对60纳米以下几何形状的需求要求基于模型的处理具有足够的精度。”“传统压裂是不够的。每添加一个角到给定的形状，每添加一个角到角的距离小于60nm-90nm，绘制的几何图形和实际掩模图像之间的差距变得显著。我们相信，gpu加速的计算优势使7nm节点的精确基于模型的处理成为可能。”

同时，如果该行业在7纳米处插入EUV，掩模制造商必须应对EUV掩模的复杂性。对于EUV，掩模上的次分辨率辅助功能(SRAF)尺寸范围为32nm至40nm，而光学上为60nm。根据Mentor Graphics的说法，SRAF 1倍的设计尺寸范围为EUV的8nm到10nm，而光学的15nm。

总之，EUV掩模的写入时间很长。为了减少写入时间，掩模制造商想要一种新的多波束掩模写入器。然而，这些工具是否会在7nm制程前准备就绪仍有待观察。

模式
毋庸置疑，业界需要7纳米的EUV技术。但考虑到EUV的不确定性，芯片制造商已经准备好迎接浸入式/多模式的挑战。GlobalFoundries的Paggi表示:“这将需要更多的双重和三重模式方案。”“你会看到的SADP以及SAQP之类的选项。”

这意味着在晶圆厂有更多的加工步骤，从而增加了制造成本。“随着我们继续使用浸没式光刻技术，掩模层的数量正在不断增加，”凯尔文·洛(Kelvin Low)表示三星半导体．“我们必须采取其他措施，让成本轨迹回到正常曲线。”

答案当然是EUV。三星电子半导体研究开发中心技术科长金成苏(音)表示:“目前的情况是，我们需要EUV。

“现在的情况是我们需要EUV”

EUV的部署取决于电源、电阻和掩模基础设施的状态。“EUV正在取得巨大进步，”covenor首席技术官戴维•弗里德(David Fried)表示。例如，你有薄膜抵抗缺陷和其他问题。这些在几年前都是乌云。现在，问题已经明确界定，并且存在相互竞争的解决方案。人们正在努力解决这些问题，这些问题将会得到解决。”

晶体管的形成
芯片制造商可能会将finFET技术扩展到7纳米。在finfet中，电流的控制是通过在翅片的三个侧面各安装一个栅极来实现的。

不过，不要指望7nm的材料组会有任何大的变化。芯片制造商将传统的硅基finfet扩展到7纳米的难度已经够大了。以器件中的接触聚pitch (CPP)为例。一般来说，14nm的finFET具有72nm的CPP。在7纳米技术上，芯片制造商希望将CPP扩展到36纳米。

GlobalFoundries的Paggi表示:“材料组合将会发生演变。”“该行业面临的根本挑战是，你正在缩小技术。大门之间的空间明显在缩小。我们称之为CPP。那个心理医生在你的门之间留下越来越少的接触空间。”

还有其他问题。“主要的挑战将是减少接触电阻和改善通道流动性，以获得更好的性能，”Lam的潘说。“我们还需要创新来降低寄生电容。”

为了延长finFET，芯片制造商可能会重新设计鳍片。一种方法是让鳍片更高。更高的鳍片可以提供更大的驱动电流，从而在更低的功率下实现更快的芯片，但它们也增加了器件的电容。

更高的鳍片可以提供更大的驱动电流，从而在更低的功率下实现更快的芯片，但它们也增加了器件的电容。

最可能的途径是缩放鳍片，这将降低电容。在一个7纳米的场景中，鳍的间距和高度都可能是30纳米。相比之下，英特尔的14nm finFET的鳍节和高度为42nm。

与此同时，一段时间以来，业界一直在讨论新的通道材料，以提高设备的移动性。与以前一样，下一代通道材料候选是III-V，锗(Ge)和硅锗(SiGe)。

应用材料公司的Chudzik说:“在硅的时代结束之前，还有很长的路要走，而且要真正大规模的Ge或III-V器件才能与硅竞争。”“所以，不要期待7nm工艺的奇异通道材料。SiGe是通道材料之一，是一个可行的黑马竞争者。这并不新鲜，已经在平面设备中使用了。它为pet提供了主要优势。但fet是最需要关注的设备。”

BEOL
模式化和其他流程步骤是困难的。但是，可以推翻摩尔定律的，可以说是设备扩展中最成问题的部分——后端(BEOL)。

的BEOL是设备内形成互连的地方。互连(设备中的微小布线方案)在每个节点上变得越来越紧凑，这导致了芯片中不必要的电阻-电容(RC)延迟。

根据佐治亚理工学院的一项研究，铜电阻率导致的平均延迟从45纳米增加到22纳米，增加了7.6%。但根据佐治亚理工学院的数据，平均而言，从22纳米到11纳米的延迟预计将增加21.8%，从11纳米到7纳米的延迟将增加48%。

然而，这个问题没有简单的解决办法。应用材料公司的主要技术人员Mehul Naik说:“互连正处于一个拐点，它采取的形式将取决于我们从20nm、10nm和7nm节点过渡到音高的变化。”“每个人的规模都不同，所以已知互连高价值问题的解决方案，如金属填充、通径和线路R、电容缩放和可靠性管理，都是基于间距而不是节点来划分的。现在音高是参考点，而不是节点。”

无论如何，芯片制造商将继续在BEOL领域面临一系列挑战。这涉及到传统的金属化方案，通常被称为铜双大马士革工艺。

在铜双大马士革结构中，氮化钽(TaN)材料用于屏障。从20nm开始，钴(Co)取代了钽(Ta)作为衬垫。TaN和Co预计将扩展到10纳米和7纳米。

业界正在为BEOL探索新材料，这是有充分理由的。Lam的Pan说:“在7nm及以下的问题是，阻挡层/衬垫厚度不能充分扩展，这导致了铜填充量的减少和阻力的增加。”此外，由于表面散射和/或晶界散射，金属电阻率在较小的维度上趋于增加。虽然我们相信铜将扩展到7nm，但5nm及以上的路径不太清楚，我们正在寻找进一步扩展铜以及使用新材料的解决方案。”

另一个问题是低k电介质。多年来，有效k值一直停留在2.4。结垢低k薄膜是有问题的，部分原因是材料的机械性能差。

应用材料公司的Naik说:“低k比例并不太注重降低薄膜的介电常数，而是开发具有更低工艺诱导损伤的薄膜，以有效地获得更低的集成电容。”“有效k缩放继续由具有优越蚀刻停止性能的新材料驱动，这些材料可以使介电蚀刻停止/阻挡层变薄，并降低条纹电容以降低有效k。”

过程控制
未来的设备将需要具有薄、精确和保形薄膜的结构。芯片制造商将继续努力研究只由有限数量原子组成的结构。

总之，芯片制造商面临着一个被忽视的挑战——变化。“可变性控制将决定我们如何成功地继续功率/性能/面积缩放，”Lam的Pan说。“我们正在进入原子层控制体制，每一纳米和每埃都很重要。此外，对先进工艺控制能力的需求越来越大，以最大限度地减少变化，例如晶圆极端边缘的均匀性、表面化学计量、线边缘粗糙度和不同特征尺寸的模内均匀性。”

晶圆检测和计量也是工艺控制的重要组成部分。在每个节点上找到致命缺陷变得越来越困难和昂贵。在三维空间中测量结构更加困难。

事实上，没有一种工具可以处理finfet的所有计量需求。考文特大学的弗里德说:“你将无法使用标准的CD-SEM来测量两代人之前测量的东西。”“你需要转向散射测量学。”

AFM, CD-SEM, OCD和x射线都将在高级节点的计量中发挥作用。弗里德说:“你将不得不实施更复杂、可能也更昂贵的混合解决方案。”在混合计量中，芯片制造商使用几种不同工具技术的混合搭配，然后将每种工具的数据结合起来。

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