通往10纳米finfet的坎坷之路

代工厂商目前正在加紧生产16nm/14nm工艺finFET市场流程。虽然从平面fet到finfet的迁移预计将是一个缓慢而昂贵的过程，但供应商们正在争夺业务。

不过，尽管在16nm/14nm工艺上面临挑战，厂商们正在为代工业务的下一场战役——10nm节点做准备。在10nm，代工厂商正在开发新一代finfet。

但从早期迹象来看，在10nm工艺上，该行业面临着一些重大挑战，如果不是一路坎坷的话。英特尔例如，据设备行业消息人士称，高通将其10纳米finFET的生产时间推迟了几个月。另一方面，三星而且台积电正在加速各自的10纳米finFET工作。和GlobalFoundries预计会出现在名单中。

然而，对于代工客户来说，向10nm finfet的迁移将是一项艰巨而昂贵的工作。事实上，设计一个10nm finFET器件的成本是设计一个28nm平面芯片的四倍。“这些(10nm)设计将会很昂贵，”科学家和光刻专家Chris Mack说。“只有产量最高的生产商才能负担得起下一个节点。有数百家无晶圆厂公司永远不会做10nm设计。”

出于其他原因，10nm可能代表着更广泛的代工业务的一个关键节点。事实上，该行业可以在关键领域看到供应商之间的分歧。

例如，台积电正在从16nm及以上的2D/双向布局方案转向10nm的1D/单向技术。在此过程中，晶圆代工厂正在从16nm及以上相对灵活的设计环境转向10nm更具限制性的设计规则。

相比之下，根据早期迹象，其他代工厂可能会继续遵循更传统的2D/双向布局路径在10nm，这为IC设计人员提供了更灵活的设计环境。

换句话说，代工客户在10nm工艺上面临一些困难的选择。Mack说:“就电路性能、电路面积和设计师可选择的选项而言，这是非常复杂的权衡。”

不过，这两种技术在市场上都有发展空间。三星代工厂营销高级总监Kelvin Low表示:“每种方案都有优缺点。但你需要确保，无论你提供什么解决方案，客户都必须接受。”

与此同时，在最近的一次活动中，三星推出了其10nm finFET技术。该公司还展示了带有10nm finFET晶体管的300毫米晶圆。“我们已经推出了硅基pdk，”Low说。他说，三星计划在2016年底前将其10nm finFET技术投入生产。

10 nm的挑战
不用说，在10nm有几个未知数和变量。目前，晶圆代工厂正计划在2017年左右量产10nm finfet。

10纳米finfet的时机和成功取决于几个因素。为了获得任何吸引力，10nm技术必须让行业保持在传统的每晶体管成本曲线上。GlobalFoundries高级副总裁兼Fab 8总经理Thomas Caulfield表示:“14nm将是一个非常长的节点。“然后，这就涉及到经济问题。10nm芯片的功率、性能和成本会比14nm芯片更好吗?”

事实上，最重要的因素是成本。事实上，根据Gartner的数据，28nm平面器件的平均IC设计成本约为3000万美元。相比之下，14nm SoC的IC设计成本约为8000万美元。Gartner分析师Samuel Wang表示:“对于中端10nm SoC，设计成本为1.2亿美元，嵌入式软件成本为60%。”

最重要的是，制造出10nm器件可能需要300年的工程师时间，王说。因此，一个由50名工程师组成的团队将需要6年时间来完成芯片设计。相比之下，一个28nm的设计需要100个工程师的时间。他补充说，对于14nm器件，需要200人年的时间。

除了成本，10nm工艺还有其他问题。“人们应该关注功率密度。IBM．“我更关心的是功率密度，把电流抽出来并真正利用它。”

与此同时，在制造业方面也面临着一些挑战。理论上，10nm finFET将包含传统的特征，如铜互连和高k/金属门。芯片制造商可能会在pet中引入更复杂的锗混合物，以提高通道中的移动性。

芯片制造商将把193nm浸渍工艺扩展到10nm。供应商也将转向10nm的三倍或四倍制程，这将比16nm/14nm的两倍制程更难掌握。

在10nm，目前的EDA工具不能解释所有不同的颜色和可能的未知。高级物理验证方法项目经理David Abercrombie表示:“在10nm及以下工艺中，挑战在于工具、工艺和复杂性导师图形．“随着我们的发展，我们也看到了更多代工厂之间的差异。在20nm和16nm/14nm，它是相同的基本层和简单双模式．在10nm工艺上，它们的处理方式更加多样化多模式．这里仍然存在双重模式，但根据不同的层和代工厂，这可能是完全不同的体验。”

单向vs.双向
在这方面，每个代工供应商都有不同的策略。例如，英特尔在65nm及以上使用了双向或2D布局方案。在这些节点上，英特尔的设计师在2D中享有更多自由度。但对英特尔来说，2D设计即使不昂贵，也很复杂。在2D中，多聚层在一个方向上，而金属层位于随机位置。

因此，为了帮助简化自己芯片的流程，英特尔从45nm开始转向1D/单向布局和限制性设计规则。在一维中，金属层垂直于其他层。

对英特尔来说，向1D方向迈进是有意义的。毕竟，该公司希望为自己的芯片产品获得成本和上市时间优势。“英特尔是第一个转向限制性设计规则的公司，”光刻专家麦克说。“限制性设计规则的优势在于，它更容易扩展，特别是从一代到一代。”

英特尔也迎合相对较小的代工客户群体。问题是英特尔的ID策略是否适用于代工环境。不过，到目前为止，英特尔在代工业务上的努力还没有定论。

与英特尔不同，其他领先的晶圆代工厂通常遵循类似的2D/双向策略。在合理的范围内，代工客户多年来享有不同程度的设计自由。

不过，从10nm开始，晶圆代工厂商最终可能会进入两个阵营之一——1d和2D。麦晋桁说:“我们需要做出一些真正的权衡。“在单方向和单间距设计策略之间存在选择，这在芯片设计方面做出了妥协，并提出了一些困难。但它们在光刻模式方面有帮助。然后(在2D中)，设计有更多的灵活性，但这使得可制造性更加困难。”

大的测试案例将很快发生在台积电。在10纳米技术方面，台积电正在三个方面调整战略。首先，在进入16nm/14nm finFET市场较晚之后，台积电正在10nm加速努力。该公司希望在年底前进入10nm的风险生产，并计划在2016年底批量生产。

其次，台积电正在向10nm的1D方案和限制性设计规则迈进。第三，它正在改变其模式策略。

在16nm/14nm工艺中，台积电和其他晶圆代工厂通常在关键金属层上使用双重制模工艺。在晶圆厂，这种工艺被称为蚀刻-蚀刻-蚀刻(乐乐)．在LELE中，执行两个单独的光刻和蚀刻步骤来定义单个层，从而使图案密度加倍。

在LELE中，蒙版层被分配了两种颜色。蒙版图层从最初绘制的布局中拆分或分解为两个新的图层。

对于10nm，下一个合乎逻辑的步骤是转向三重模式或LELELE。在LELELE中，蒙版层被分配了三种颜色。

然而，三重模式带来了一些挑战。台积电业务发展副总裁B.J. Woo表示:“覆盖的挑战可以转化为产品线和空间的更多变化。”“这种变化对于20nm和16nm是可以容忍的。但对于10nm，这种变化将转化为金属线之间非常小的金属空间。这可能会导致电介质过早击穿。”

台积电没有走LELELE路线，而是在10nm的金属层上转向自对准四重模式(SAQP)。SAQP使用一个光刻步骤和额外的沉积和蚀刻步骤来定义一个类似间隔的特征。

“与自对齐双模式相比，LELE过程更昂贵，更困难。LELE对覆盖有非常严格的限制。从覆盖的角度来看，自对准过程几乎不那么关键，”光刻大师麦克说。

Mack说:“如果台积电朝着SAQP的方向发展，那就说明如果你不实施那些单向设计规则，多图案光刻的可制造性将是一个太大的问题。”“台积电可能是在考虑如何在10nm工艺上打印更具任意设计风格的图案。这可能会让他们无法获得经济上可行的东西。”

不过，台积电的客户将如何适应更严格的10nm设计环境，仍有待观察。“台积电不会单方面做出这样的决定。这必须是台积电与其主要客户之间的合作发展努力。“如果客户对此不满意，并不是因为台积电做出了这样的选择。这是因为生活迫使他们做出这样的选择。”

然而，通过走1D路线，许多代工客户可能面临一个美丽的新世界。“1D意味着一旦你实施限制，你就可以控制可变性，”三星的Low说。“与此同时，你也让设计师的生活变得更加困难。这样一来，你就减少了展示自己ip的自由度。”

还有其他问题。“如果我使用限制性设计规则，这允许我在一个方向上以最小的间距打印特征。由于设计规则的限制和布局的低效率，我有一些面积损失，”Mack说。

不过，其他晶圆代工厂可能会走2D路线，这也有一些权衡。“如果我不能打印它，那么我必须将图案展开以使其可打印(就像2D布局一样)。花费面积。面积就是钱。”

代工客户将走向何方?“当我们到达10nm节点时，设计师必须考虑这两种面积损失中哪一种更严重，”他说。“然后，他们可能会选择一个不如另一个坏的。”