7nm光刻选择

芯片制造商正在提高他们的16nm/14nm逻辑工艺，10nm预计将在今年晚些时候进入早期生产。除非在光刻技术上取得重大突破，否则芯片制造商将在16/14纳米和10纳米上都使用目前的193nm浸渍工艺和多重制版工艺。

现在，芯片制造商正专注于7nm的光刻技术。为此，他们希望在7纳米极紫外线下使用两种技术的组合(EUV)光刻，193nm浸没与多模式．

可以肯定的是，整个行业都在乞求EUV，因为它将简化7纳米的制模工艺。但就目前的情况来看，EUV还没有准备好在2018年至2019年实现7纳米工艺的大批量生产。

EUV可能会出现在7纳米，但也有证据表明，该技术可能会下滑，并被推到5纳米。EUV正在取得显著的进展，尽管在电源、电阻和掩模基础设施方面仍然存在问题。

在评论EUV对英特尔乃至整个行业的地位时，英特尔光刻硬件和解决方案总监兼研究员Mark Phillips说:“在这一点上，引入和生产是一个何时而不是是否的问题。EUV光刻技术非常适合7nm节点，但我们只会在准备就绪时使用它。”

考虑到这些因素，晶圆代工厂正向两个方向发展。目前，英特尔和三星分别希望在7纳米的特定层上插入EUV，如果技术成熟的话。两家公司还计划在7nm工艺上使用浸入式/多模式工艺。

相比之下,台积电看起来是在7纳米的多模制程。三星电子计划在7纳米(nm)上“实践”或开发EUV，但计划在5纳米(nm)上插入EUV。EUV可能还没有为台积电的7纳米制程做好准备，尽管该公司保持开放的选择。

与此同时,GlobalFoundries继续权衡其7nm光刻选项。它可能会首先在7nm处插入浸入式/多模式。

此外，芯片厂商也在考虑7nm制程的其他选择，包括定向自组装(定向自组装),多束电子束光刻．另一种技术,Nanoimprint光刻，是面向NAND的闪光．

当然，这是一幅令人困惑的图景。为了帮助行业走在曲线前面，半导体工程研究了几种可能的场景和7纳米的设计含义。

在7nm，有多种情况。每个芯片制造商可能会走不同的道路。但总体而言，业界主要关注7nm工艺的四种主要模式:

1.芯片制造商不会在7nm处插入EUV，而是专门使用浸入式/多模式。
2.芯片制造商首先使用浸入式/多模式。然后，EUV被插入到有意义的流程中。
3.芯片制造商同时插入浸入式/多模式和EUV。
4.芯片制造商使用另一种技术，如DSA和多波束。

赢家和输家
根据过去的事件很难预测哪种情况会占上风。例如，几年前，业界预测193nm波长的光刻技术将在45nm时碰壁。然后，该行业将插入下一代光刻(NGL)技术，如EUV、多束或纳米压印。

显然，这个预测是错误的。如今，NGL技术仍在延迟，仍未准备就绪，而193nm浸没技术已经打破了物理规则，仍然是晶片厂的主力技术。

但考虑到10nm及以后的制版挑战，该行业迫切需要一种新的解决方案。

首先，将今天的16nm/14nm finFET扩展到10nm和7nm是很困难的。在finfet中，有四个部分需要鳍型;门;金属;并通过。每个部分可能需要不同的工具类型或技术。每一块都有不同的选择。

出于这个原因，平版印刷将需要一系列的技术在他们的工具箱。那么，哪些平版印刷技术将是最终的赢家和输家呢?

“每个人都想知道哪种技术会赢-多图案，EUV还是DSA，”David Fried说Coventor该公司是一家预测建模工具供应商。“我一直认为他们三个人都会赢。他们可能都生活在相同的技术和代工流程中。”

甚至可能会有多波束的一席之地。弗里德说，决定采用哪种方案取决于几个因素，如可制造性、图案保真度、产量和良率。“一切都会回到成本上。”

场景#1 -没有EUV
在任何情况下，在7nm的模式场景是什么?第一种情况是芯片制造商不会在7纳米处插入EUV。相反，他们将专门使用193nm浸泡/多模式。

在这种情况下，EUV可能无法在特定芯片制造商的7nm首次亮相前准备好。或者，EUV已经准备好或即将实现，但芯片制造商在技术成熟之前不愿冒险。

还有时间问题。“2017年底，我认为代工7nm风险生产将开始增加，”高通高级制版部门主管Greg McIntyre表示IMEC．

“为了确定这个斜坡日期，你必须提前大约两年锁定你的流程假设。然后，设计套件必须提前一年准备好，这意味着(晶圆代工厂)必须在几个月前锁定他们的工艺假设，”McIntyre说。“尽管EUV技术已经取得了很大的进展，但在过去的几个月里，将EUV技术作为一种工艺假设持续两年还是有点风险的。”

这并不是说业界想要在EUV上使用多模式。例如，根据ASML的说法，在浸泡/多模式下，7nm有34个光刻步骤。根据ASML的说法，仅EUV就只有9个步骤。

事实上，EUV有几个优点。这个问题?EUV还没有为7纳米的量产做好准备，因为至少目前在技术上还存在差距。

另一方面，光刻技术和多图版技术已经成熟。事实上，ASML和尼康已经开始出货193nm浸没式扫描仪，专为大批量生产7nm产品而设计。

但与以前一样，193nm波长光刻在40nm半间距时达到物理极限。为了扩展光学光刻技术，芯片制造商必须在晶圆厂部署多模式方案。

然而，一般来说，多模式在晶圆厂涉及更多的工艺步骤，这反过来又等同于复杂性，更长的周期时间和更高的成本。

一种多模式方案被称为双模式，有时被称为rock - etching - rock - etching (getkc id= " 191″kc_name= " LELE "])。LELE需要两个单独的光刻和蚀刻步骤来定义一个单层。乐乐的音高降低了30%。7nm可能需要三模制程或LELELE。

其他主要方案是自对齐双模式(SADP)和自对齐四重模式(SAQP)。这些工艺使用一个光刻步骤和额外的沉积和蚀刻步骤来定义一个类似间隔的特征。

每个代工厂倾向于在不同的层上使用不同的方案。SADP/SAQP有时用于模式finFETs．LELE用于关键金属层。

“有些人在做LELE，”中国科技有限公司技术董事总经理里奇•怀斯(Rich Wise)表示林的研究．“一些人在做SADP和SAQP。大多数公司将两者结合起来，这取决于你所谈论的水平。”

在晶圆厂，最大的挑战是精确地执行多模式方案。例如，在SAQP中，基于间隔的结构有三个独立的关键维度(cd)。“它们必须完全相同，”Lam Research全球产品执行副总裁里克·戈特朔(Rick Gottscho)说。

如果它们不匹配，设备就会出现不必要的变异性。总而言之，目标是使用各种过程控制技术减少或消除变化。“归根结底是过程控制，”怀斯说。“这取决于你如何控制沉积和转移蚀刻。”

还有其他问题。蚀刻业务部门副总裁兼战略和营销主管Uday Mitra表示:“这也带来了一些覆盖挑战。应用材料．“你也有边缘定位错误的问题。”

覆盖涉及到扫描仪的能力，以使各个层准确地排列在彼此的顶部。如果它们没有对齐，则会导致覆盖错误。同时，边缘放置误差是测量在布局中预期轮廓和打印轮廓之间的差异。不需要的覆盖和边缘放置错误会影响芯片性能和成品率。

多模式影响流中的其他步骤。该公司战略技术高级总监迈克•阿德尔(Mike Adel)表示:“层数正在增加KLA-Tencor．“从计量的角度来看，这有非常重大的影响。这推动了计量学的大量发展。”

无论如何，如果7nm采用多制版工艺，且没有EUV，这对IC设计界意味着什么?

高级物理验证方法项目经理David Abercrombie表示:“一般来说，更高级的节点正在迁移到更规则的(即受限的、单向的等)布局样式。导师图形．“这在工艺裕度方面提供了优势，也有助于在某些方面简化多模式分解。在没有EUV的情况下，对TP、QP和SADP等更复杂的多图案风格的要求至少需要设计师处理与这些方法相关的新类型的错误。例如，TP和QP误差不是简单的奇偶循环。因此，设计团队需要经历一个新的学习曲线，而不是他们在早期节点所做的事情。分解不会是一场噩梦，但是布局和错误之间的因果关系变得更加抽象。

阿伯克龙比指出，这将推动两个领域的创新。“首先，在EDA方面，工具需要找到创造性的方法来显示错误并协助调试。其次，设计团队需要创新自己的限制性设计方法，以更好地保证施工布局的正确性。”

场景#2 euv +多模式
另一种情况是芯片制造商最初将在7nm处插入浸入式/多模式工艺。然后，当EUV准备就绪时，该技术将被插入到道路的选定层中。

这种情况对芯片制造商来说是最理想的。“EUV被推迟了很长一段时间。在此期间，193nm浸渍工艺一直是半导体行业的主力，”首尔大学半导体研发中心的技术人员Seong-Sue Kim说三星．“但在7nm制程中，情况有所不同。当然，193nm的浸没技术已经(先进)了，但问题是成本。现在的情况是我们需要EUV。”

还有技术问题。GlobalFoundries高级研究员兼技术研究高级总监哈里•莱文森(Harry Levinson)表示:“我可以(用光学)制造出漂亮的线条和空间。”“但是我需要切多少刀?这些刀应该放在哪里?”在这些尺寸上制造接触孔更具挑战性。如果我们想用光学方法来做，这就是压力所在。”

毋庸置疑，芯片制造商想要EUV，但插入与否取决于该技术的成熟程度。今天，ASML推出了其EUV扫描仪的最新版本——NXE:3350B。13.5nm工具的数值孔径为0.33，半间距分辨率为22nm。

到今年年底，ASML希望推出另一个版本——NXE:3400B。新版本的瞳孔设计升级，分辨率更高。

在现场，ASML的EUV工具配备了80瓦的光源，可实现每小时75片晶圆的吞吐量。工具可用性约为70%至80%，低于行业目标水平。

2016年，阿斯麦计划推出一款125瓦的电源。但和以前一样，芯片制造商在将EUV投入生产之前需要250瓦的光源。阿斯麦计划在今年或明年演示一款250瓦的电源。

Imec的McIntyre说:“今年很有可能达到125瓦。”“到明年的某个时候，我们应该有希望看到功率增加到250瓦。所以它正朝着正确的方向发展。正因为如此，在材料开发、薄膜和掩膜缺陷改善方面有了更多的进展。”

不过，问题是明确的:EUV能否按时完成7nm制程?什么时候使用它才有经济意义?“我们必须谨慎使用EUV，”英特尔的飞利浦表示。“我们需要更换至少三个193nm掩模，以及流程中用于多种图案的其他工艺步骤，以提高成本效益。

飞利浦表示:“简而言之，我们不能在所有地方都使用(EUV)。”“这意味着我们将继续在所有可能的地方使用193nm浸泡工艺，以控制晶圆成本。”

假设EUV已经准备好了，然后呢?在7纳米技术上，芯片制造商将在晶圆厂实现某种形式的互补光刻。在这种技术中，第一步是使用193nm浸泡来制作线条或光栅。

然后，最难的部分是把线条切成精确的图案。为此，芯片制造商希望使用EUV来进行切割和过孔。

但芯片制造商仍然需要在7纳米处采用多模式的EUV，这充其量是一个复杂的工艺。“当我们插入EUV时，可能需要EUV和SADP，”covenor的Fried说。“它也可能需要SADP和DSA愈合。可能一层是DSA，另一层是EUV。”

那么，在任何情况下，设计的含义是什么?Mentor的Abercrombie说:“然而，目前还不清楚究竟需要什么样的设计限制才能使EUV工作得很好。”“事实可能证明，EUV层比具有高级多模式的同一层需要更多的限制性布局约束。”

场景3-EUV准时到达
第三种情况可能是最不可能发生的。EUV将准时到达，并被插入到7nm的早期阶段。

“如果EUV与早期的7nm时间线相交，考虑到早期的设计工作从7nm开始，这是不太可能的，它可能只用于一到两层，否则需要四个掩模，”Abercrombie说。“在EUV部署生命周期的早期，如果出现意外的启动时间或质量问题，您可能会有大量的工艺停机时间和生产延迟，直到这些问题得到解决。你甚至可能会在这些层上看到平行流动，因此EUV层的多模式备份已经准备就绪。”

场景#4 -可选方法
另一种选择是电子束或直写光刻。直写使用电子束工具直接在晶圆上刻印图像。它之所以吸引人，是因为它不需要昂贵的掩模。

但是今天的单束电子束工具的吞吐量太慢了。因此，多年来，该行业一直在研究多束电子束技术，以加快吞吐量。

一家名为Multibeam的公司正在开发一种名为互补电子束光刻(CEBL)的多电子束技术。CEBL是设计来处理一个选择部分的图案工艺线切割。

Multibeam董事长David Lam表示:“我们不是NGL，而是一种互补技术。”“我们可以充分利用1D布局。我们专注于削减开支。”

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