互连挑战成长

很明显,传统的芯片扩展正在放缓。16 nm / 14 nm逻辑节点展开花了比预期更长的时间。和10 nm节点及以后可能遭受同样的命运。

主要的原因是什么?很难精确定位的问题,虽然很多人指责光刻技术上的问题。但是可能最终举起缩放的火车,和撤销摩尔定律,可以说是问题最多的部分设备攀登backend-of-the-line (BEOL)。

在BEOL互联形成在一个设备。互联是很小的布线方案的设备和他们在每个节点越来越紧凑,导致不必要的阻容(RC)延迟芯片。

事实上,互联是落后于晶体管的部分设备。晶体管是捏造所谓front-end-of-the-line (FEOL)。

“扩展互连需要解决面临的障碍,“Sree Kesapragada说,全球产品经理应用材料。“一个很好的类比是一辆法拉利,这是finFET晶体管。但你是堵车是因为您的互连是没有跟上法拉利。”

和每个节点的问题不断升级。例如,乔治亚理工学院的平均延迟的计算芯片基于一些假设的场景。芯片,平均延迟由于铜电阻率增加了7.6%从45 nm制程到22纳米,据佐治亚理工学院,但平均延误上升了21.8%从22纳米到11 nm和48%从11 - 7 nm,据研究人员。

“从45 nm制程20 nm,延迟尺度相当不错,“自由Naeemi说,佐治亚理工学院的助理教授。”但一旦11纳米,你不能提高性能,即使你的设备越来越好,因为互联。电路延迟上升,除非你能改善互联。”

帮助行业回到正轨,Imec及其合作伙伴最近推出了一个新的逻辑路线图。研发组织的路线图,提出新的互连路径7海里。

基于Imec的路线图,该行业希望迁移到新的和复杂的材料,如钴、锰和也许钌金属化的方案。在遥远的未来,行业正在探索碳纳米管和石墨烯。

总之,这个行业需要新的BEOL突破在若干领域,如工具、材料和工艺方案。

此外,为了规避RC延迟问题,芯片制造商继续奉行独立的路径。而不是扩展,这个想法是垂直的。在这方面,有几个选项,如先进堆死,单片3 d和垂直纳米线。

的问题
在一个设备中,有两种类型的BEOL互连线,中间和全球。中间线提供底层连接设备。全球电线连接过渡层。

增加的复杂性是芯片制造商有插入另一个连接层次结构从20海里。的计划,被称为middle-of-the-line(摩尔),包括当地的互联设备。

“大的一部分电路的性能是由互联,”佐治亚理工学院的Naeemi说。“晶体管占不到50%的延迟。其余来自细胞内的电阻和电容,细胞之间的互连。

每个节点的互连变得更加复杂。例如,苹果的A7处理器,它首先出现在iPhone 5 s,是一个64位的系统级芯片(SoC)基于28 nm制程。

A7含量金属设备。它还包含超过10亿个晶体管和100亿多名通过,据分析师。如果铜导线的总长度是衡量A7,将数量惊人的20公里,他们补充说。

最重要的是,互连线只有几个原子厚。线之间的距离只有几个原子宽。更重要的是,电线必须彼此是完全一致的。“既然你让这些连接一个级别,你必须确保连接土地完全预制金属线,“应用Kesapragada说。“任何一个通过,没有登陆你的芯片产量减少20%。”

恶化的问题从16 nm / 14 nm。单位长度电容保持不变,但单位长度电阻增加。“阻力增加是由于晶界散射,表面散射和势垒厚度,”佐治亚理工学院的Naeemi说。

有解决方案吗?
BEOL,有很多流程步骤,分为两categories-patterning和双波纹流。最初,在流动中,每一个给定的芯片结构的水平必须有图案的布线方案。

今天,芯片制造商和多个成像使用193 nm液浸式光刻BEOL。在7海里,芯片制造商更愿意使用极端紫外线(EUV)光刻BEOL模式,至少对关键层。

EUV可以减少流程步骤,从而降低成本。但如果EUV错过窗外7海里,芯片制造商将延长光,这是一个昂贵的解决方案。

与此同时,在一个给定的水平是有图案的,该设备通过铜双波纹的过程。这个过程包括三个主要parts-metallization性能电介质,和覆盖层。

在金属化流中,一个结构进行扩散障碍蚀刻步骤。然后,通过介质沉积。一个蚀刻步骤然后形成一个缺口,线条和通过形成。

多年来,芯片制造商基本上使用了相同的金属化方案。一层阻挡层的钽(Ta)和氮化钽(TaN)材料沉积使用物理气相沉积(PVD)。助教是用来形成衬垫和褐色的障碍。阻挡层是由铜涂层在种子障碍。最后,结构是电镀铜和地面平使用化学机械抛光(CMP)。

在20 nm,金属化方案开始发生变化。TaN还利用障碍。但使用化学气相沉积(CVD)、钴(Co)开始取代Ta班轮。与助教相比,公司提供了一个优越的润湿层铜的电影。

与此同时,在16 nm / 14 nm芯片制造商是finFETs从平面晶体管迁移。金属化方案,许多铸造厂使用棕褐色的障碍,为班轮公司。一些反对者继续扩展TaN和助教。

然后,在10纳米,芯片制造商扩展finFET的计划。金属化方案,领先的候选人是棕褐色的屏障,为班轮公司,根据Imec的路线图。钌是另一个选择10 nm的班轮,根据Imec。

俄文润湿性质比公司,但俄罗斯很难波兰。“俄罗斯,作为一个选项,被推出,“应用Kesapragada说。“这不是在10纳米。即使在7海里,来回客户。它仍然是放在桌子上作为后备的选择。”

7海里,有两个晶体管的选择table-finFETs和横向纳米线场效应晶体管,根据Imec。BEOL,领先的候选人是班轮公司和锰(Mn)障碍,根据研发组织。

到那时,芯片制造商可能会考虑使用锰基自发形成的障碍。“自发形成的壁垒,可以改善不同接口的散射,“说Mehul奈克,主要技术人员在应用材料。

还在7海里,这个行业正在探索新的缺口填补技术。例如,在实验室林的研究和IMEC正在开发一种新颖的自下而上的预先填充技术,通过和接触。

用化学沉积(古人)有限公司通过技术产生紧密的填充和接触孔。“希望我们不需要一个障碍,”拉里·赵说,技术总监林研究。“但是如果我们需要一个障碍,我们非常需要做选择性沉积过程在井壁上。”

在5 nm,桌子上没有明确的BEOL解决方案。这个行业正在探索几个选项,其中许多有些奇异。例如,乔治亚理工大学正在探索使用混合材料的方法。铜、钨可用于互连结构内的电线,同时铝可以用于信号电线。

“我们可以用一个材料仅供配电。然后用另一个材料信号分布,电迁移并不是那么严重,”佐治亚理工学院的Naeemi说。“铜导线的线路间距将几次放松,这降低了成本。”

然后,当然,还有碳纳米管和石墨烯。“很多突破必须为石墨烯发生,”他说。“一旦你开始模式石墨烯,然后边可能不是完全光滑和电子散射。”

桌子上有其他的选择。代替传统的扩展,一种想法是垂直朝着先进堆死和其他2.5 d/三维集成电路方法。

不过,到目前为止,2.5 d / 3 d技术正在开发时间超过预期,由于各种各样的技术和成本的挑战。

最近,然而,技术日益活跃。第一波堆内存和2.5 d图形芯片进入市场。“tsv起飞的应用需求,可以负担得起,“说Ramakanth Alapati,包装策略和营销主管GlobalFoundries。

对于某些应用程序,好处显而易见的2.5 d / 3 d技术。“你本质上消除很多长导线通过3 d,“Alapati说。”有一个系统性的性能收益于记忆。”

所以当2.5 d / 3 d芯片起飞和进入主流?“大约两到三年时间,“Prashant这个地方说,高级技术总监KLA-Tencor。“人们说成本将是司机。我们认为功能将司机。”