标签:垂直纳米线

在下一代的晶体管
通过马克LaPedus4月- 20,2017 -评论:0

首席技术官David炸(getentity id = " 22210 " e_name =“Coventor”],坐下来与半导体工程讨论了集成电路产业,中国、缩放、晶体管和过程的技术。以下是摘录的谈话。SE:在最近的一次圆桌会议讨论你谈到的一些集成电路产业面临的巨大挑战。你的一个大问题包括th……»阅读更多

不确定性的增加5 nm, 3海里
通过马克LaPedus12月19日,2016 -评论:4

一些芯片制造商增加10 nm finFET过程,与7海里指日可待,研发已经开始5海里。事实上,一些已经在场上移动全速前进。[getentity id = " 22586 "评论=“台积电”)最近宣布计划建立一个新的工厂在台湾,耗资157亿美元。该工厂是针对生产台积电5和3 nm流程,制作……»阅读更多

互连挑战成长
通过马克LaPedus8月- 20,2015 -评论:1

很明显,传统的芯片扩展正在放缓。16 nm / 14 nm逻辑节点展开花了比预期更长的时间。和10 nm节点及以后可能遭受同样的命运。主要的原因是什么?很难精确定位的问题,虽然很多人指责光刻技术上的问题。但是可能最终举起缩放的火车,和撤销摩尔定律,可以说是t…»阅读更多

7和5 nm会是什么样子?
通过马克LaPedus——7月23日,2015 -评论:0

以各式各样的秘密制造问题为由,英特尔推出7月10 nm芯片和过程技术的引入2017年下半年。这是大约6个月或者更多,比预期晚。延迟10 nm, [getentity id = " 22846 " e_name =“英特尔”)也推出其过程节奏从2到2.5年。与此同时,其他铸造厂正在努力保持…»阅读更多

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