7和5 nm会是什么样子?

以各式各样的秘密制造问题为由,英特尔推出7月10 nm芯片和过程技术的引入2017年下半年。这是大约6个月或者更多,比预期晚。

延迟10海里,英特尔也推动了其过程节奏从2到2.5年。其他铸造厂,与此同时,在努力跟上传统2年过程节奏,提高芯片的未来扩展和更多的问题摩尔定律。

事实上,考虑到节点转换放缓,和chip-scaling成本继续上升,最大的问题是会发生什么7和5 nm。或者,换句话说,7和5 nm会发生吗?

的时间和总体把握7和5 nm尚不清楚。但如果7海里和/或5 nm发生,将是昂贵的和有限的技术选择几个财大气粗。此外,大量的应用程序不会使用它。

不过,有市场在7纳米芯片。服务器和网络设备等高端系统将继续消费前沿芯片,但目前尚不清楚这些流程是否会超越这些应用程序迁移。

说:“会发生7海里Joanne Itow制造业部门董事总经理Semico研究。“开发进展时间表。我不相信有必要发布7海里的紧迫性。没有特定的产品或公司开车需要释放7过程后24个月内10 nm。5 nm也将开发并投入生产。它会是什么样子的仍然是一个问号。”

在幕后,研发社区仍然坚定地致力于这些技术。“人们仍推动7和5 nm,”亚伦说中国农历新年庆祝活动之前更换灯笼内,副总统的过程技术和逻辑器件研发项目的主任IMEC。“对我们来说,我们没有放缓。研究不能慢下来。和我们的合作伙伴继续希望我们找到一个解决方案,使伸缩。但如何采用业内人士和如何转化为产品是一个非常复杂的问题,涉及到业务。成本是决定大组件。”

在许多方面,Imec提供了一窥未来。在CMOS项目,研发组织与各成员公司,如GlobalFoundries、英特尔、三星和台积电。

基于Imec及其成员的路线图,芯片制造商希望把7海里提前生产,到2017年,与批量生产计划大约2019年到2020年。5 nm节点仍然是一个进展中的工作,然而。

在生产计划可能会改变随着时间的推移,技术路线图,和选项,也仍在不断变化。通过观察Imec的路线图,芯片制造商面临一些艰难的技术决策。

例如,在Imec的路线图从一年前,有三个晶体管候选人7海里:gate-all-around纳米线场效应晶体管;量子阱finFETs;和SOI finFETs。今天,在Imec最近的路线图,有两个基本选择7第finFET和横向gate-all-around纳米线场效应晶体管。两个选项可以使用批量互补金属氧化物半导体或绝缘体(SOI)基质。

该行业目前是倾向于finFET 7海里。纳米线场效应晶体管提供更好的比finFETs静电学,但他们更困难。基本上,外侧纳米线场效应晶体管是一种finFET门缠绕在它。

去年,与此同时,Imec也列出了几个晶体管选项5 nm-iii-v finFETs;纳米线场效应晶体管;量子阱finFETs;SOI finFETs;隧道场效应晶体管;和垂直纳米线。

今天,外侧5 nm纳米线场效应晶体管是唯一的选项,根据Imec。垂直场效应晶体管,TFETs和其他技术已经推出3海里。

除了扩展,有平行路径。先进堆死,单片3 d和其他2.5 d/三维集成电路技术也可以发挥作用。

FinFETs与纳米线场效应晶体管
同时,规模设备7和5 nm,该行业需要新的工具和材料。例如,芯片制造商正在乞求极端紫外线(EUV)由7纳米光刻技术。这个行业也要新的选择性沉积工具,多波束检查等。

到那时,这个行业需要认真审视成本。28 nm制程能力,每月10000片开始的成本(wspm)是在10亿美元以下。最终为finFETs,每10000人成本wspm将在13亿美元的范围内,根据马丁Anstice,总裁兼首席执行官林的研究在Imec在最近的一次演讲。

根据今天的估计,10 nm和7纳米范围的成本从10000年的15亿美元到20亿美元wspm Anstice说。“在我看来,这是不可持续的,”他说在演讲。“很多的时间和精力将需要投资提供生产力之间的解决方案来处理这个问题。”

显然,在设备端也有挑战。例如,芯片制造商必须决定去finFET或7纳米的纳米线场效应晶体管。

不过,对许多人来说,更有意义扩展finFET 7海里。finFETs,电流的控制是通过实现一个门的三方在每个鳍。”当然,finFETs会尽可能远,”特里说,IBM Research的高级技术人员。“在我看来,finFETs和外侧纳米线之间的区别是静电学。我不相信,我们已经超过了极限的finFETs静电扩展7海里。翅片宽度减少,保持高于严重不良量子效应,建议你可以让门口的长度约12海里范围,翅片宽度的4到5 nm。这甚至可能是足够的为5 nm节点扩展。”

不过,延长finFET设备需要一些创新。“由于接触保利音高和翅片间距缩放、驱动电流降低纳米7日到10纳米相比,“Srinivasa说班纳,一位和GlobalFoundries先进设备架构主管。“提高驱动电流要求高鳍或高流动通道的材料,如锗或III-V。”

高鳍提供更多的驱动电流,使更快的芯片以较低的权力。但高鳍,新通道的材料,有一些缺点。“III-V和锗遭受更高的断开的泄漏,这将增加备用电源。高鳍也增加设备电容,因此,有功功率的增加以及低后端加载金属电路或设计,”班纳说。

记住这些和其他问题,芯片制造商也可以考虑选择晶体管技术的第七点纳米线场效应晶体管。决定很大程度上取决于策略、时间和整体准备一个给定的公司。

“在某种程度上,finFET不会规模了,”一个Steegen说,高级副总裁在Imec工艺。”,接下来可能是侧纳米线,因为它让更多的窗口的静电学你的设备。你不需要规模纳米线的宽度尽可能积极鳍。”

基本上,有两种类型的纳米线FETs-lateral和垂直。垂直纳米线场效应晶体管更复杂的工厂,促使芯片制造商首先看外侧的版本。“想想(横向纳米线场效应晶体管)作为finFET变成了一门包裹住了,”Michael Chudzik说高级战略规划主管应用材料。“在垂直场效应晶体管,它是一个高硅线。和你包一个门。”

根据Chudzik,外侧纳米线场效应晶体管是一个进化finFET的一步。“Gate-all-around是一个非常有吸引力的选择7或5 nm,”他说。“通过5 nm,每个人都会gate-all-around。也许未来市场领导者将节点。”

纳米线场效应晶体管共享许多相同的finFET的流程步骤。基本上,外侧纳米线场效应晶体管包括衬底。然后,芯片制造商将构建超晶格结构在使用硅衬底或硅(锗硅)。然后,鳍的晶格结构。使用今天的工厂流程,门口和源/漏结构是在设备上形成的。然后,硅或锗硅删除,从而形成了电线。

电线从源,穿过门,排水,使它的外观gate-all-around设备。最初的纳米线场效应晶体管将包括三个堆电线。

“7海里,你可以想象硅导线本身被附近5海里。他们之间的空间是介于10 nm和12海里,”Chudzik说。“第一个介绍硅。III-V是一个不同的故事。材料都有自己的问题需要解决。”

在大规模生产,使横向纳米线场效应晶体管是困难。超晶格结构必须精确地开发有良好的控制。“你也需要一个过程来选择性地去除材料连接在一起,”他说。“在gate-all-around,视线外通道区域,这意味着他们是完全颠倒的。你必须保形把金属门和掺杂物的下面这些通道”。

这只是冰山的一角。GlobalFoundries班纳和从设备方面,纳米线设备列出了五种基本的挑战和问题:

1。有一个较低的驱动电流/足迹finFETs相比。
2。有一个点球开车时长的端金属线。
3所示。有一个区域在模拟/ IO电路开车时大电容负载。
4所示。访问阻力增加由于接触面积减少。
5。有一个挑战当形成良好的缠绕在盖茨闸极介电层的接口。门阻力和Vth优化也具有挑战性。

另一个路径:3 d
扩展之外,还有另一个路径。多年来,行业一直谈论2.5 d和3 d芯片的发展。虽然到目前为止,这段时间超过预期,开发由于许多挑战。

然而,有进步。微米已经抽样stacked-memory或3 d DRAM,多维数据集(HMC)被称为混合内存的技术。另外,SK海力士增加了一个3 d DRAM技术称为高带宽内存(HBM)。

三星正在开发HBM以及自己的3 d DRAM技术使用在矽通过(tsv)。“如果你把这个在矽通过想法,你有成千上万的在矽通过,您可以创建一个非常宽的数据路径,”迈克·威廉姆斯说,三星产品规划的副总裁。”,让我们去带宽512 g比特每秒。”

3 d达利克,然而,针对利基市场。“这些不是进入消费产品如手机,但更高端服务器市场,“Prashant这个地方说,高级技术总监KLA-Tencor。

所以,当2.5 d / 3 d芯片进入主流?“今天没有这个地方说。“这大约两到三年的时间。人说,成本将是司机。我们认为功能将司机。”

然而,这不会发生在真空中。“如果你考虑如何继续摩尔定律,这是一个简单的方程,”胡安·雷伊说,高级主管工程的口径导师图形。每个晶体管“如果更小、更低的成本和更好的能力/性能不发生,那么你如何继续让它发生吗?整个行业的承认有大量市场领域还需要一个摩尔定律路线图,即使他们没有收获。大部门可以证明更小、更死和低功率密度。但我们也会继续看到几个口味这个解决方案。”

堆死只是其中之一。