5nm、3nm的不确定性增加

随着几家芯片制造商加快10纳米finFET工艺的发展，7纳米工艺即将问世，5纳米及以上工艺的研发已经开始。事实上，一些公司已经在这个领域全速前进。

台积电最近宣布计划斥资157亿美元在台湾新建一家工厂。拟议中的晶圆厂旨在生产台积电的5nm和3nm工艺，这两种工艺分别将于2020年和2022年推出。其他芯片制造商包括GlobalFoundries，英特尔而且三星此外，该公司还在关注5nm及更远的技术。

5nm和3nm技术都带来了许多未知和挑战。首先，这些技术的规格是模糊的，如果不是令人困惑的话。并不是所有的技术都是一样的。

不管怎样，根据不同芯片制造商的路线图，摩尔定律随着每个节点的流程复杂性和成本上升，速度继续放缓。当然，路线图可能会改变。但目前，据业内消息人士透露，英特尔计划在2017年下半年加大10nm工艺的产能，7nm计划在2020年初至中期投产。消息人士称，英特尔的5nm生产目标是在2023年初，这意味着其传统的2年制程节奏将延长至大约2.5至3年。

目前，英特尔计划延长finFET消息人士补充说，到7nm。2020年，台积电计划出货5nm，这也有望成为finFET。但分析师表示，实际上，台积电的5纳米芯片在规格方面可能与英特尔的7纳米芯片相当。

然而，2020年以后，路线图是不确定的。在这段时间内，芯片制造商正在评估几种下一代晶体管类型，以实现“真正的”或“全面的”5nm技术。(台积电可能称之为3nm，但在规格方面更接近5nm。)

目前，全面5nm技术的主要晶体管竞争者包括采用新材料的finfet，gate-all-around场效应晶体管以及一种名为纳米片fet的相关技术。另一个可行的选择是垂直发展，采用2.5 d和/或3 d封装技术，因为经典IC在5纳米及以上的缩放存在几个技术和经济障碍。到那时，IC扩展可能过于昂贵，或者可能会逐渐停止。

图1:栅极全能场效应晶体管。来源:École洛桑理工学院Fédérale

Gartner分析师鲍勃·约翰逊(Bob Johnson)表示，5nm节点很可能会实现，但要到2020年之后的某个时候才能实现量产。

但即使实现了5nm技术，也可能只有少数公司能够负担得起。约翰逊说:“这将很昂贵。“5nm工艺的制造成本可能是16nm/14nm工艺的2.5到3倍。设计成本将继续飙升。这将使完全集成的5nm芯片无法用于大量消费应用，并将其限制在要求最高性能水平和愿意为此付费的细分市场。”

根据Gartner的数据，在5nm工艺下，设计一个复杂的片上系统(SoC)将花费5亿美元或更多。相比之下，根据Gartner的数据，设计一个7nm SoC的成本将达到2.71亿美元，大约是28nm平面器件成本的9倍。

现在谈论“全尺寸”3nm节点将会发生什么还为时过早，因为距离这一节点还有近10年的时间。为此，研究人员正在探索几种技术。尽管如此，考虑到这些技术的巨大成本，问题是明确的:为什么要费心开发5nm技术及更远的技术?

据一些人说，该行业将需要在未来的服务器和移动系统中使用这些先进的流程，以应对冲击市场的大量数据。英特尔半导体技术和系统执行副总裁an Steegen称:"数据激增。IMEC．“许多应用程序，比如社交媒体，会产生大量数据。我们必须确保我们不会在数据洪流中结束。如果我们不为这些技术平台提供技术和系统解决方案，你最终将拥有曼哈顿大小的服务器群。”

那么，这个行业如何继续扩大规模呢?半导体工程公司已经研究了这些节点的技术选项，如finfet、纳米线和2.5D/3D方案。

令人困惑的节点
当然，并不是所有人都会迁移到高级节点。许多将停留在22纳米及以上。GlobalFoundries负责物联网、汽车和新市场的营销副总裁Rajeev Rajan在最近的一次活动中表示:“性能很重要。“但成本效益也很重要。

在这些平面段内，新应用的数量还在继续增长。拉詹说:“增长的驱动因素不止一个。“有很多增长动力。”

联华电子企业管理副总裁Walter Ng补充称:“有少数几家公司正试图占据领先地位。我们相信，仍有许多公司没有考虑使用finfet，因为它的成本太高了。”

只有少数财力雄厚的芯片制造商和代工客户会追求10nm、7nm、5nm甚至更远的技术。但这些数字究竟意味着什么呢?

多年来，芯片制造商在每个节点上都遵循传统的晶体管缩放指标。其想法是在每个节点上将关键晶体管规格放大或倍增约0.7倍，这反过来将使晶体管密度翻倍。此外，芯片制造商还努力在每个节点上在相同频率下提供20%以上的性能或40%的功耗降低。

在14nm工艺上，英特尔走的是传统路线。相比之下，台积电和其他公司则不同寻常。台积电转向16纳米的finfet，但其规格，如接触式聚pitch (CPP)和金属pitch，更接近20纳米。CPP是一个关键的晶体管度量，测量源触点、栅极和漏极触点之间的距离。

实际上，对于几乎相同的节点号，有两种不同的规范。英特尔遵循全节点规格，而台积电则是半节点(或更多)。芯片制造商将遵循10nm及以上的两种不同的规格路径，在市场上造成更多的混乱。

如今，英特尔、三星和台积电都在不同阶段提高他们的10nm finFET工艺。然后，在2017年，台积电将进入7纳米finfet的风险生产。

台积电称其为7nm，但数字并不完全对应。英特尔高级研究员、工艺架构与集成总监马克·波尔(Mark Bohr)说:“其他人所说的‘7nm’在密度和性能方面接近英特尔的10nm。”

基于这些趋势，台积电的5nm工艺将类似于英特尔的7nm工艺。而台积电的3nm芯片将看起来像英特尔的5nm芯片。

然而，节点上的混乱是一个小问题。在向5nm及更远方向发展的技术和经济挑战面前，它就相形见绌了。

例如，英特尔的14nm工艺由70nm的CPP和52nm的互连间距组成。根据新加坡国立大学(NUS)的数据，相比之下，全尺寸的5nm技术的CPP预计将从32纳米到42纳米，金属间距为24纳米。然后，在3nm时，CPP为20nm，金属间距为18nm。

扩展finFET
为了达到这些规模，芯片制造商需要在晶圆厂取得新的重大突破。例如，在7纳米和/或5纳米，业界希望极紫外(EUV)光刻，以帮助简化图案化流程。此外，芯片制造商还需要在互连技术(设备中的微小布线方案)上取得新的突破。这还只是冰山一角。

结果是，在5nm及以上的芯片上，集成电路的制造成本将是天文数字。解决方案?新加坡国立大学电气与计算机工程教授亚伦·西安(Aaron Thean)说:“抵消处理成本的方法是更快地扩大规模。”“你想在单位面积上制造更多的晶体管。”

事实上，在今天的finfet中，有几种方法可以在更小的空间中塞进更多的晶体管，这一举措将使芯片制造商能够将finfet扩展到7nm甚至5nm。

采用22nm和16nm/14nm工艺，finfet与传统的平面器件不同。在finfet中，电流的控制是通过在翅片的三个侧面各安装一个栅极来实现的。

以下是一些扩展finFET的方法:

•减少晶体管上的鳍片数量。
•使剩余的鳍更高。
•方案中增加低k和空气间隔。
•引入新的渠道材料。

扩展finFET的一种方法是重新设计翅片。今天的14nm finFET可能包括一个9轨标准单元，在同一个晶体管上总共有四个翅片。每个鳍的高度约为50纳米。通过7nm的缩放，芯片制造商可以将电池的尺寸从9个缩小到6个。据Thean介绍，晶体管的鳍片数量从4个减少到2个。每片鳍的高度为65nm ~ 70nm。

在5nm时，电池从6个轨道减少到5个轨道。它将只由一个高度在90纳米到100纳米的鳍组成。“我正在减小细胞的大小，这有效地扩大了细胞的面积，”Thean说。“为了提供足够的驱动电流，我必须把尾翼做得更高。”

根据Imec的说法，一个带鳍片的5声道电池的CPP可以达到42纳米，金属间距可以达到32纳米。Imec的研究人员M. Garcia Bardon说:“在没有音高缩放的情况下，这将减少16%的面积，并通过6T细胞提供34%的能量增益。”

然而，较高的鳍片会受到寄生电容的影响，这可能会影响性能。寄生电容是存在于电路元件中的多余电容。它可以改变这些元素的理想行为。

为了降低电容，业界建议在finFET方案中插入低k间隔片。另一种方法是，IBMGlobalFoundries设计了部分空气间隙。在finFET的栅极和硅化金属化模块之间有一个气隙。IBM研究院的康国程说:“实验证明，在10nm的基本规则下，部分空气间隔层将Cgs降低了15%至25%，(有效电容)降低了10%至15%。”

另一个挑战是，硅——传统的通道材料——不能提供足够的流动性。作为回应，三星最近展示了一种5nm finFET，具有用于fet的硅锗压缩应变(SiGe)和用于fet的拉伸硅应变。

引入应变松弛SiGe缓冲层作为埋藏应力源。三星首席工程师Dong-il Bae表示:“因此，tSi和cSiGe器件比未应变(硅)的电子和空穴迁移率分别提高了40%和10%。”

所以理论上，finFET可以扩展到5nm，但这里仍然存在一些问题。在5nm的一个挑战是保持阈值斜率低于70毫伏每十年。但是保持设备的静电性和机动性说起来容易做起来难。

纳米线
一旦翅片宽度接近或低于5nm，设备就会受到量子限制效应。随着鳍片变薄，带隙增大。阈值电压升高，导致设备击穿。

这就是为什么业界正在关注几个5纳米全尺寸节点的下一代晶体管架构。(如上所述，台积电称其为3nm，尽管它更接近5nm。)

目前，横向栅全能场效应晶体管和纳米片场效应晶体管在5nm处获得了很大的发展。其他技术，如III-V finfet，隧道fet和垂直纳米线，目前还不可行。

栅极全能fet，有时被称为横向纳米线fet，是finfet的进化。在栅极全能中，鳍被做得更高，然后被分割成三条或更多的纳米线。

Imec最近展示了基于垂直堆叠的8nm直径纳米线的栅极全能fet。纳米线是通道。然后，纳米线四周有一个栅极。

covenor公司的首席技术官David Fried在最近的一次采访中说:“(使用全能门)，你可以得到全面的覆盖和一点点静电控制。”“‘全能门’也意味着你将获得一些‘门放大’。”

与finfet相比，它也提供了轻微的性能提升，但有几个挑战，即驱动电流和寄生电容。

finFET的翅片有一个充足的表面积，这使得体面的驱动电流。然而，对于全能门，你有纳米线。所以表面积变小了。IBM研究院的高级技术人员特伦斯·胡克(Terence Hook)说:“单位面积的驱动强度不够，更重要的是，相对于传导表面，寄生体太大了。”

寄生电容在5nm处存在问题。它会在设备的各个部分产生外部阻力。根据Lam Research的总经理Reza Arghavani的说法，这包括结，硅化肖特基势垒和触点/viaO/M1模块。“肖特基势垒高度可以解释驱动电流32%的退化，”Arghavani说。

为了降低寄生电容，Leti等人提出了在栅极中引入低k间隔片的想法。然后，为了提高性能，在pet中引入了SiGe化合物。

但这就足够了吗?“我对GAA最普遍的看法是，纳米线——无论是垂直方向还是横向方向——都不是一种真正的技术，”IBM研究中心的胡克说。

最近，IBM研究院提出了一种更可行的解决方案，即堆叠纳米片FET。仍在研发阶段的纳米片场效应晶体管类似于横向纳米线场效应晶体管。但在纳米片fet中，导线要宽得多、粗得多。胡克说:“这些薄片只是不同宽高比的导线。”他补充说，纳米薄片fet提供了更好的静电和驱动电流。

图2:(a) finFET， (b)纳米线，(c)纳米片的截面模拟。来源:IBM。

栅极全能fet和纳米片fet都很有前途，但在从实验室到晶圆厂的过程中仍有一些主要的差距。应用材料公司蚀刻业务部门副总裁兼总经理Raman Achutharaman表示:“要实现门式全能，就需要一定的能力。“所有的能力都必须结合起来，才能使它发挥作用。”

还有其他问题。Leti首席执行官玛丽·塞梅里亚(Marie Semeria)表示:“(纳米线)技术可能会被推向3nm。”“问题是这种结构的可变性和可制造性。对工艺的控制越来越重要。我们必须在这个过程中控制压力。”

将垂直
如果行业无法找到解决方案，还有其他选择。这个行业可以垂直发展，而不是传统的规模扩张。有许多2.5D/3D选项。一段时间以来，该行业一直在开发使用中间体和过硅孔(tsv)的2.5D堆叠模具。沿着这些路线，英特尔正在推动一项称为嵌入式多模互连桥(EMIB)的技术。在EMIB中，一个包将由各种芯片组成。芯片边缘的小硅片连接封装中的芯片。

还有一些新的方法。例如，Leti正在研究单片3D技术。为此，晶体管按顺序堆叠在一起。这些层是通过小孔连接起来的。挑战在于如何以最小的热影响来处理这些层。

单片3D仍在研发阶段，前景广阔。Semeria说:“这可能与不同功能的异构集成有关——模拟功能堆叠在高密度互连的数字功能上。”

Leti和其他人也在探索小芯片的概念。芯片是SoC的离散组件。但它们不是把所有东西放在一个模具上，而是分别开发并包含在一个包中。“使用芯片，你可以灵活地选择正确的IP，”塞梅里亚说。“在分区方面，你有更多的选择。”

时间会告诉我们哪种晶体管和/或2.5D/3D技术会在5nm及更远的技术上占上风。事实上，在一个充满挑战(如果不是混乱的话)的商业环境中，有太多的未知。

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